[发明专利]实现串行接口全双工通信的从机芯片的电路结构

权利要求书

1.一种实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的从机芯片包括：辅助时钟生成模块、采样模块及移位模块；

所述的采样模块的第一输入端接串行数据输入信号SDI；

所述的辅助时钟生成模块根据通信时钟信号SCK的边沿生成移位时钟信号sck_shift及采样时钟信号sck_sample，所述的移位时钟信号sck_shift及采样时钟信号sck_sample未与主频时钟信号CLK同步；

由所述的采样时钟信号sck_sample触发所述的采样模块对所述的串行数据输入信号SDI进行采样操作，生成串行采样数据信号SDI_S；

由所述的移位时钟信号sck_shift触发所述的移位模块对需要发送的输出并行数据包中的数据进行移位操作，生成相应的串行数据输出信号SDO输出。

2.根据权利要求1所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，所述的从机芯片还包括：同步缓存模块、发送数据缓存模块及接收数据缓存模块；

所述的同步缓存模块获取所述的串行采样数据信号SDI_S，并将所述的串行采样数据信号SDI_S与所述的主频时钟信号CLK同步；

所述的移位模块的第一输入端与所述的发送数据缓存模块相连接；

由载入触发信号load_time及所述的移位时钟信号sck_shift共同触发所述的发送数据缓存模块向所述的移位模块发送所述的输出并行数据包；其中，所述的载入触发信号load_time的触发时机为：避开所述的移位模块对所述的输出并行数据包中的数据进行移位的时刻；

由载出触发信号send_time触发所述的接收数据缓存模块从所述的同步缓存模块中接收与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S；其中，所述的载出触发信号send_time的触发时机为：所述的接收数据缓存模块在接收任意两个相邻的所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S时，对接收到的前一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的最后一位数据位采样完成后，对接收后一帧所述的与所述的主频时钟信号CLK同步后的串行采样数据信号SDI_S中的第一位数据位采样完成还未开始移位前的时刻；

且所述的载入触发信号load_time与所述的载出触发信号send_time均与所述的主频时钟信号CLK同步。

3.根据权利要求2所述的实现串行接口全双工通信的从机芯片的电路结构，其特征在于，

当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的上升沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的下降沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一反相器；

所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK输入所述的第一反相器进行取反，得到所述的采样时钟信号sck_sample输出，且所述的辅助时钟生成模块将接收到的所述的通信时钟信号SCK作为所述的移位时钟信号sck_shift输出；

当所述的辅助时钟生成模块根据所述的通信时钟信号SCK的下降沿生成所述的移位时钟信号sck_shift，根据所述的通信时钟信号SCK的上升沿生成所述的采样时钟信号sck_sample时，所述的辅助时钟生成模块包括第一或门及第二反相器；

所述的第一或门的第一端接所述的通信时钟信号SCK，所述的第一或门的第二端接片选信号CS，所述的辅助时钟生成模块将所述的第一或门输出的信号作为所述的采样时钟信号sck_sample输出；所述的辅助时钟生成模块将所述的第一或门输出的信号输入所述的第二反相器进行取反，得到所述的移位时钟信号sck_shift输出。