[发明专利]具有减小的底部填充面积的倒装芯片封装体

权利要求书

1.一种封装集成电路裸芯的方法，所述方法包括：

将所述集成电路裸芯定位在衬底的表面上，其中所述集成电路裸芯包括与所述衬底进行电接触的接触体；

将底部填充材料引入到所述集成电路裸芯与所述衬底的表面之间的空间中，所述底部填充材料的一部分延伸超出所述集成电路裸芯的边缘；

固化所述底部填充材料，其中所述底部填充材料的延伸超出所述集成电路裸芯的边缘的所述部分形成填角，所述填角至少部分地围绕所述集成电路裸芯；以及

移除所述填角的一段。

2.如权利要求1所述的方法，还包括在引入所述底部填充材料之前在所述衬底的表面上施加离型膜，其中所述填角至少部分地叠盖所述离型膜的一部分。

3.如权利要求2所述的方法，其中所述衬底包括阻焊掩模，并且其中所述离型膜施加在所述阻焊掩模之上。

4.如权利要求2所述的方法，还包括切割所述填角。

5.如权利要求4所述的方法，其中切割所述填角包括在所述离型膜的边缘处或靠近所述离型膜的边缘激光切割所述填角。

6.如权利要求4所述的方法，其中切割所述填角包括将所述填角分割为至少第一部分和第二部分，其中所述填角的第一部分叠盖所述离型膜的所述部分，并且所述填角的第二部分相邻于所述集成电路裸芯。

7.如权利要求6所述的方法，其中移除所述填角的所述段包括与所述填角的第一部分一起从所述衬底移除所述离型膜。

8.如权利要求7所述的方法，其中所述填角的第二部分包括截断表面，所述截断表面是平坦或实质上平坦的且垂直于所述衬底的表面。

9.如权利要求1所述的方法，还包括在所述衬底的表面上至少部分地在所述衬底的移除所述填角的所述段的面积上定位至少一个NAND裸芯。

10.如权利要求1所述的方法，其中移除所述填角的所述段将所述底部填充材料的面积减小至少30％。

11.如权利要求1所述的方法，其中移除所述填角的所述段将所述底部填充材料的面积减小至少50％。

12.一种集成电路裸芯封装体，包括：

衬底；

集成电路裸芯，定位在所述衬底的表面上，且这样的集成电路裸芯包括接触体，所述接触体配置为与所述衬底进行电接触；

底部填充材料，至少部分地设置在所述集成电路裸芯与所述衬底的表面之间，且这样的底部填充材料的一部分延伸超出所述集成电路裸芯的边缘，形成至少部分地围绕所述集成电路裸芯的填角，其中所述填角包含截断部。

13.如权利要求12所述的集成电路裸芯封装体，其中所述衬底包括阻焊掩模，并且其中所述填角包括在所述阻焊掩模的边缘处或靠近所述阻焊掩模的边缘的截断表面。

14.如权利要求13所述的集成电路裸芯封装体，其中所述截断表面实质上垂直于所述衬底的表面。

15.如权利要求13所述的集成电路裸芯封装体，还包括定位在所述阻焊掩模上的至少一个NAND裸芯。

16.如权利要求15所述的集成电路裸芯封装体，其中所述至少一个NAND裸芯定位为靠近或相邻于所述填角的截断表面。

17.如权利要求16所述的集成电路裸芯封装体，其中所述至少一个NAND裸芯定位为距所述集成电路裸芯小于1000μm。