[发明专利]用于可编程逻辑器件的配置存储器的数据中继结构

说明书

本发明公开了一种用于可编程逻辑器件的配置存储器的数据中继结构，涉及可编程逻辑器件技术领域，该数据中继结构包括若干个分布式数据中继模块的级联，每个数据中继模块以预充电读写模块、回读模块和带使能端的预充电屏蔽模块为核心构成，不占用额外的寄存器单元，实现灵活，可以实现存储器清零、配置数据写入和配置数据回读三个功能，且在配置数据写入过程去除了预充电阶段，无需将RBL和RBLN充电至高电平，因此减少了RBL电压损失、减少了编程的功耗，非常适用于超大规模可编程器件的配置。

技术领域

本发明涉及可编程逻辑器件技术领域，尤其是一种用于可编程逻辑器件的配置存储器的数据中继结构。

背景技术

可编程逻辑器件，基于重复配置的存储技术，通过重新下载编程，完成电路的修改，具有开发周期短，成本低，风险小，便于电子系统维护和升级等优点，因此成为了集成电路芯片的主流。配置存储器，是可编程逻辑器件逻辑应用中最常见的功能之一，通过配置存储器，能够实现芯片的数据清零/数据配置/数据回读的功能。

许多复杂的集成电路芯片在芯片复位后需要加载配置信息，或者在工作状态中重新加载指定的配置信息。图1为现有的可编程逻辑阵列的配置存储器架构图，包含数据移位寄存器（DSR）、地址译码器（ASR）、存储单元（SRAM）。由于其分布广、遍布整个芯片，具体的级联级数和芯片容量大小有关。清零阶段，所有的配置存储单元SRAM输出为0，配置数据阶段，配置比特流加载到数据移位寄存器，通过地址译码器再配置到存储阵列。常见的配置存储器级数数量有限，缺少数据中继对数据的传递和加强，满足不了用户的大规模设计要求。

发明内容

针对上述问题及技术需求，提出了一种用于可编程逻辑器件的配置存储器的数据中继结构，本发明的技术方案如下：

一种用于可编程逻辑器件的配置存储器的数据中继结构，该数据中继结构包括若干个分布式数据中继模块的级联，每级数据中继模块结构相同且每级数据中继模块中的WBL端和WBLN端依次分别用于连接前一级数据中继模块的RBL端和RBLN端，每级数据中继模块包含存储器清零、配置数据写入和配置数据回读三个功能，每级数据中继模块包括第一预充电读写模块、第二预充电读写模块、回读模块和带使能端的预充电屏蔽模块；

在第一预充电读写模块中，第一NMOS管的源端接地、漏端接第二NMOS管的源端，第二NMOS管的漏端接第二PMOS管的漏端，第二PMOS管的源端接第一PMOS管的漏端，第一PMOS管的源端接高电平；第一NMOS管的漏端还接RBL端和第三PMOS管的漏端，第三PMOS管的栅端接读使能信号BL_PRE_READ；第三PMOS管的源端接第四PMOS管的漏端、第二NMOS管的漏端以及反相器的输入端，第四PMOS管的栅端接反相器的输入端、源端接第五PMOS管的漏端，第五PMOS管的源端接高电平、栅端接偏置电压READ_OEN，READ_OEN在清零和写入时为高电平、回读时为偏置电压；反相器的控制端接反相器控制端OE，反相器的输出端连接WBL端并连接至或门的一个输入端，或门的另一个输入端接预充电端PRECHARG，或门的输出端连接与非门的一个输入端，与非门的另一个输入端接CLEAR_BL端，与非门的输出端分别连接第一NMOS管的栅端和第一PMOS管的栅端，第二NMOS管的栅端接写使能信号BL_PRE_WRITE，清零和写入时BL_PRE_WRITE为偏置电压，第二PMOS管的栅端接写使能信号WRITE_OEN；

第二预充电读写模块的结构与第一预充电读写模块的结构相同，第二预充电读写模块的WBLN端、CLEAR_BLN端和RBLN端依次对应第一预充电读写模块的WBL端、CLEAR_BL端和RBL端；

在回读模块中，第三NMOS管的源端与第四NMOS管的源端相连并连接至第五NMOS管的漏端，第五NMOS管的源端接地、栅端接读使能信号READ_EN，第三NMOS管的漏端以及第四NMOS管的栅端均连接RBLN端，第三NMOS管的栅端以及第四NMOS管的漏端均连接RBL端；