[发明专利]一种测试结构及半导体器件

说明书

本发明提供的一种测试结构及半导体器件，所述测试结构包括第一掺杂类型区和第二掺杂类型区，所述第一掺杂类型区包括至少一个掺杂深度的子区域，每个子区域具有至少一个第一有源区；所述第二掺杂类型区，包括至少一个掺杂深度的子区域，每个子区域具有至少一个第二有源区；所述第一掺杂类型区和所述第二掺杂类型区相邻设置，所述第一有源区和第二有源区串联，形成串联电路，并通过所述串联电路检测所述测试结构的电流。本发明通过将所述第一有源区和第二有源区集中设置在测试结构中，可以快速及时的监测出有源区电流短路的问题，还可以节约测试结构的面积。

技术领域

本发明属于集成电路制造技术领域，特别涉及一种测试结构及半导体器件。

背景技术

WAT(Wafer acceptance test，晶圆验收测试)是在工艺流程结束后对芯片做的电性测量，用来检验各段工艺流程是否符合标准，测试项目包括器件特性测试、电容测试、接触电阻测试、击穿测试等。

在快闪存储器的WAT中，发现在晶圆的P型掺杂区的短路测试时出现了快闪存储器的漏电失效问题，也就是出现了电流短路的问题。经过分析发现为衬底上STI(浅沟槽隔离区)蚀刻不完整引起的。

发明内容

本发明提供了一种测试结构及半导体器件，以监测STI蚀刻不完整引起的电流短路问题。

为解决上述技术问题，本发明提供了一种测试结构，包括：

第一掺杂类型区，包括至少一个掺杂深度的子区域，每个所述子区域具有至少一个第一有源区；

第二掺杂类型区，包括至少一个掺杂深度的子区域，每个所述子区域具有至少一个第二有源区；

所述第一掺杂类型区和所述第二掺杂类型区相邻设置，所述第一有源区和第二有源区串联，形成串联电路，并通过所述串联电路检测所述测试结构的电流。

可选的，所述第一掺杂类型区包括第一子区域、第二子区域和第三子区域，所述第一子区域、第二子区域和第三子区域通过浅沟槽隔离结构间隔。

进一步的，第一子区域的第一有源区、第二子区域的第一有源区和第三子区域的第一有源区平行设置，且每个所述第一有源区之间通过浅沟槽隔离结构间隔开。

更进一步的，所述第一子区域中相邻的第一有源区平行设置，第二子区域中相邻的第一有源区平行设置，第三子区域中相邻的第一有源区平行设置，且每个所述第一有源区之间通过STI间隔开。

可选的，所述第二掺杂类型区包括第四子区域、第五子区域和第六子区域，所述第四子区域、第五子区域和第六子区域通过浅沟槽隔离结构间隔。

进一步的，所述第四子区域的第二有源区、第五子区域的第二有源区和第六子区域的第二有源区平行设置，且每个所述第二有源区之间通过浅沟槽隔离结构间隔开。

更进一步的，所述第四子区域中相邻的第二有源区平行设置，所述第五子区域中相邻的第二有源区平行设置，所述第六子区域中相邻的第二有源区平行设置，且每个所述第二有源区之间通过浅沟槽隔离结构间隔开。

可选的，还包括连接点，所述连接点设置在所述第一有源区和第二有源区上，所述第一有源区和第二有源区的通过连接所述连接点将所述第一有源区和第二有源区串联。

本发明还提供了一种半导体器件，包括上述所述的测试结构。

可选的，还包括功能结构，所述功能结构和测试结构相邻设置。

与现有技术相比，本发明具有以下有益效果：