[发明专利]可规划的非易失性算术存储器运算子

说明书

本发明提供了可规划的非易失性算术存储器运算子用来对非易失性数据及易失性数据进行算术操作，且包含非易失性存储器装置，用以存储非易失性数据。本发明非易失性算术存储器运算子减少从存储器单元撷取数据的总量，以节省算术运算的功率，另外，本发明非易失性算术存储器运算子允许被多次规划以进行新的算术运算。位于算术逻辑单元的非易失性算术存储器运算子的架构可应用于数字信号处理器的运算以及深度神经网络的运算。

技术领域

本发明为有关于数字电路中算术运算子的硬件元件(component)，特别地，上述算术运算子的硬件元件包含非易失性存储器装置(NVM device)，用来存储非易失性数据，且上述硬件元件用来在该非易失性数据及易失性变数数据间进行算术操作。相较于传统算术运算子仅包含组合逻辑栅(combinational logic gates)而没有数据存储器存储，本发明非易失性算术存储器运算子(Non-Volatile Arithmetic Memory Operator，NV-AMO)通过自行存储(self-storage)非易失性数据于NV-AMO的NVM装置中，来节省运算功率。同时，本发明NV-AMO的NVM装置的多次可规划特性(configurability)提供改变非易失性数据以进行新运算(computation)的弹性。

背景技术

数字运算中，位加法(bit-addition)及位乘法(bit-multiplication)是进行算术运算的基本操作(operation)。通过将数字数据电压信号施加至该些组合逻辑栅电路，来完成该基本操作。以包含串联的P型及N型MOSFET装置的互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)装置来组成该些逻辑栅，例如与非门(NAND gate)、或门(OR gate)、非门(NOT gate)以及异或门(XOR gate)等等。图1A至图1C是有关位加法的数字操作(半加器(half adder))：图1A显示一真值表(true table)；图1B显示逻辑栅的示意图；图1C显示MOSFET装置的示意图。图2A至图2C是有关位乘法的数字操作：图2A显示一真值表；图2B显示逻辑栅的示意图；图2C显示MOSFET装置的示意图。

如图3A至图3B所示，来自二个输入暂存器(register)310的二个输入位数据的电压信号被传送至一加法运算子340及一乘法运算子350，以分别进行位加法及位乘法，并将运算后的位数据存储于输出暂存器320。关于上述二个输入操作，须通过启动(activate)多位的输入暂存器310的输入控制330，通过多条连接汇流排线A及B，将二组具多位的位数据串(例如8位的整数或32位的浮点)同时从存储器单元(图未示)撷取出来并传送至二组输入暂存器310。除了逻辑栅运算元(operand)及控制开关的切换功率比较小之外，算术运算过程所消耗的功率很可能主要肇因于从存储器单元撷取数据的过程，例如存储器数据感测功率、缓冲功率及汇流排线充电/放电功率。计算机芯片设计者一直致力于通过降低存取存储器单元及缓冲的次数，并缩短从存储器单元至算术逻辑单元(arithmetic logic unit，ALU)的数据信号传播路径，来节省运算功率。另一方面，关于普通的算术运算，通常通过该些连接汇流排线A及B，将该二组位数据串从存储器单元上传至该些输入暂存器310。理论上，若只有一组输入数据从存储器单元撷取出来，就可望大幅降低算术运算所消耗的功率。同时，数字处理的许多算术运算确实利用输入变数及固定参数(在多次运算中几乎没改变)来运作，例如，从一数字信号处理器(DSP)的余弦(cosine)函数值取得的参数，或从一深度神经网络(Deep Neural Network，DNN)处理器的卷积(convolutional)函数值取得的参数。

发明内容

在通篇说明书及后续的权利要求当中所提及的相关用语定义如下，除非本说明书中另有特别指明。「一位算术操作(bit arithmetic operation)」一词指的是：一个单一位的算术操作包含，但不受限于，一位加法操作、一位减法操作以及一位乘法操作。「算术运算(arithmetic computation)」一词指的是：一个多位的算术操作包含，但不受限于，多位的加法、多位的减法以及多位的乘法。