[发明专利]可规划的非易失性算术存储器运算子

权利要求书

1.一种非易失性算术存储器运算子，用以对一第一运算元及一第二运算元进行一位算术操作，其特征在于，包含：

一非易失性存储器单元，用以存储一第一数据位当作所述第一运算元；以及

一第一输入端，耦接至所述非易失性存储器单元，用以接收一第二数据位当作所述第二运算元；

其中，所述非易失性存储器单元具有二个电导状态，分别代表所述第一数据位的二个逻辑状态；

一第一输出端；

一逻辑栅电路，连接至所述第一输出端，以及所述非易失性存储器单元以及所述第一输入端的至少其一，用以对所述第一运算元及所述第二运算元进行所述位算术操作，以在所述第一输出端上产生一输出位；

当所述非易失性算术存储器运算子用于实现位乘法时，所述逻辑栅电路包含：

一第一开关，耦接在所述第一输入端及所述第一输出端之间；

一第二开关，耦接在所述非易失性存储器单元及所述第一输出端之间；

一第一反向器，具有一输入节点连接至所述第一输出端；

一第二反向器，具有一输入节点连接至所述第一反向器的输出节点；

一第三开关，耦接在所述第一输出端及所述第二反向器的输出节点之间；

其中所述位算术操作为一位乘法操作。

2.根据权利要求1所述的非易失性算术存储器运算子，其特征在于，在一第一时段内导通所述第一开关、一第二时段内导通所述第二开关以及一第三时段内导通所述第三开关，以及其中所述第二时段接着所述第一时段，且所述第三时段接着所述第二时段。

3.根据权利要求1所述的非易失性算术存储器运算子，其特征在于，所述逻辑栅电路包含：

一反向器，耦接在所述非易失性存储器单元的输出节点及所述第一输出端之间；

其中所述非易失性存储器单元是一浮栅反向器装置，耦接在所述第一输入端及所述反向器之间；以及

其中所述位算术操作为一位乘法操作。

4.根据权利要求3所述的非易失性算术存储器运算子，其特征在于，所述浮栅反向器装置包含串联的一浮栅PMOS装置以及一浮栅NMOS装置，并共有一共同浮栅，其中所述浮栅PMOS装置以及所述浮栅NMOS装置的漏极形成所述非易失性存储器单元的输出节点，且所述浮栅PMOS装置以及所述浮栅NMOS装置的控制栅相连接，以及其中所述第一输入端连接至所述浮栅PMOS装置以及所述浮栅NMOS装置的控制栅。

5.根据权利要求4所述的非易失性算术存储器运算子，其特征在于，所述浮栅PMOS装置以及所述浮栅NMOS装置的源极分别连接至一操作电压节点及一接地节点。

6.根据权利要求1所述的非易失性算术存储器运算子，其特征在于，还包含：

一第二输入端，用以接收一第三数据位，与所述第二数据位互补；以及

一第二输出端，用以产生一进位输出位；

其中所述非易失性存储器单元包含一第一非易失性存储器装置以及一第二非易失性存储器装置，位于二个不同电导状态，其中所述第一非易失性存储器装置连接在所述第一输入端与一连接节点之间，以及所述第二非易失性存储器装置连接在所述第二输入端与所述连接节点之间。

7.根据权利要求6所述的非易失性算术存储器运算子，其特征在于，所述逻辑栅电路包含一或非门，具有一第一输入节点连接至所述连接节点、一第二输入节点连接至所述第二输入端以及一输出节点连接至所述第二输出端，以及其中所述连接节点连接至所述第一输出端。

8.根据权利要求7所述的非易失性算术存储器运算子，其特征在于，所述非易失性算术存储器运算子是一非易失性半加器。