[发明专利]半导体集成电路有效
申请号: | 202010078296.4 | 申请日: | 2020-02-03 |
公开(公告)号: | CN111664043B | 公开(公告)日: | 2022-09-16 |
发明(设计)人: | 小滨考德 | 申请(专利权)人: | 富士电机株式会社 |
主分类号: | F02P3/055 | 分类号: | F02P3/055 |
代理公司: | 北京铭硕知识产权代理有限公司 11286 | 代理人: | 张欣;金玉兰 |
地址: | 日本神奈*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 半导体 集成电路 | ||
1.一种半导体集成电路,其特征在于,具备:
功率开关元件;
控制电路,其将控制所述功率开关元件的栅极电压作为电源电压来使用;
静电放电保护器件,其与被输入所述栅极电压的输入端子连接并保护所述功率开关元件和所述控制电路避免其因静电放电而破坏;以及
对电源短路保护电路,其在被输入由对电源短路故障引起的高电压时保护所述功率开关元件和所述控制电路避免其因所述高电压而破坏,
所述对电源短路保护电路具有:
第1降压电路,其配置于被输入所述栅极电压的输入端子与所述控制电路之间,并在被输入了所述高电压时将所述高电压降压到与所述控制电路的所述电源电压的电压接近的电压;以及
第2降压电路,其配置于所述输入端子与所述功率开关元件的栅极之间,并在被输入了所述高电压时将所述高电压降压到与所述栅极电压接近的电压。
2.根据权利要求1所述的半导体集成电路,其特征在于,所述第1降压电路和所述第2降压电路具有依次对输入到所述输入端子的所述高电压进行降压的多级的降压部。
3.根据权利要求2所述的半导体集成电路,其特征在于,配置于所述输入端子一侧的所述降压部具有串联连接的第1电阻、第2电阻和第1齐纳二极管。
4.根据权利要求3所述的半导体集成电路,其特征在于,配置于最终级的所述降压部具有串联连接的第3电阻和第2齐纳二极管,并将从前一级接受到的电压钳位在所述第2齐纳二极管的击穿电压。
5.根据权利要求1所述的半导体集成电路,其特征在于,所述半导体集成电路具有与所述静电放电保护器件并联连接的下拉电阻。
6.根据权利要求1所述的半导体集成电路,其特征在于,所述半导体集成电路是控制所述功率开关元件使点火线圈通电或切断的点火器。
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