[发明专利]一种低RDSON三维堆叠集成封装结构及其制备方法

说明书

本发明公开一种低RDSON三维堆叠集成封装结构及其制备方法，其中，制备方法包括以下步骤：提供载板，于载板一侧依次贴装导电材料和第一阻焊层，对第一阻焊层开孔，并于开孔处分别涂覆锡膏；于锡膏处贴装具有双面I/O口的第一芯片及导电块，塑封后制作第一重布线层；拆键合并翻转固定，对导电材料蚀刻，形成第二重布线层；于第二重布线层一侧制作第二阻焊层，并对第二阻焊层对应导电块位置开孔；于第二阻焊层一侧贴装第二芯片，采用引线连接第二芯片的I/O口和第二重布线层，并对第二芯片进行塑封。本发明有效降低了RDSON，减小了封装尺寸，提高了系统集成度，避免TMV结构产生空洞现象，降低了电镀工艺难度，降低了生产成本。

技术领域

本发明涉及集成电路封装技术领域，具体涉及一种低RDSON三维堆叠集成封装结构及其制备方法。

背景技术

金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管 (field-effect transistor)。

对于高端的mos芯片，小的RDSON值有利于减小导通期间器件产生的损耗。因此在进行选型的时候，在成本应许的条件下，可以适当地选择RDSON较小的器件，RDSON同时也是正温度系数，这种特性有助于MOSFET的并联使用，但是随着温度的升高，MOSFET的导通损耗增大。

发明内容

本发明的目的在于提供一种低RDSON三维堆叠集成封装结构的制备方法及采用制备方法制得的低RDSON三维堆叠集成封装结构，采用该制备方法对具有双面I/O口的芯片和具有单面I/O口的芯片进行三维堆叠，可以有效降低RDSON值和封装尺寸，同时提高系统集成度。

为达此目的，本发明采用以下技术方案：

一方面，提供一种低RDSON三维堆叠集成封装结构的制备方法，包括以下步骤：

S10、提供一载板，于所述载板沿其厚度方向的一侧面依次贴装导电材料和第一阻焊层，对所述第一阻焊层开孔处理，形成使部分所述导电材料外露的第一孔位和第二孔位，并于所述第一孔位和所述第二孔位处分别涂覆锡膏；

S20、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块，塑封后制作与所述第一芯片的I/O口和所述导电块连接的第一重布线层；

S30、拆键合并翻转固定，对所述导电材料蚀刻处理，形成第二重布线层；

S40、于所述第二重布线层远离所述第一芯片的一侧制作第二阻焊层，并对所述第二阻焊层对应所述导电块的位置进行开孔处理，形成第三孔位；

S50、于所述第二阻焊层远离所述第一芯片的一侧贴装第二芯片，并使所述第二芯片的I/O 口朝向远离所述第一芯片的一侧，采用穿过所述第三孔位的引线连接所述第二芯片的I/O口和所述第二重布线层，并对所述第二芯片进行塑封，形成第二塑封层。

作为低RDSON三维堆叠集成封装结构的制备方法的一种优选方案，步骤S20具体包括以下步骤：

S20a、于所述第一孔位对应的锡膏处贴装具有双面I/O口的第一芯片以及于所述第二孔位对应的锡膏处贴装导电块；

S20b、对所述第一芯片和所述导电块进行塑封，形成第一塑封层；

S20c、于所述第一塑封层对应所述导电块和所述第一芯片远离所述第二芯片的一面的I/O 口的位置开孔处理，形成第四孔位；

S20d、于所述第一塑封层的表面制作第一重布线层，并使所述第一重布线层与制作于所述第四孔位内的导电柱连接。