[发明专利]存储系统

说明书

实施方式提供存储系统，在具有连接于多个通道的非易失性存储器的存储系统中，即使减少在控制器的外部连接的基准电阻的数量，也能够高效且有效地进行各通道的存储器物理层电路的ZQ校准。实施方式的存储系统具备：多个非易失性存储器；控制器，其经由多个通道与多个非易失性存储器连接，包括对应于多个通道所配置的多个存储器物理层电路、与多个存储器物理层电路对应的校准用的焊盘、和控制多个存储器物理层电路的处理器；以及经由焊盘与多个存储器物理层电路连接的单一基准电阻。多个存储器物理层电路的基于ZQ校准的输出被线或连接，并经由焊盘与单一基准电阻连接，处理器使用单一基准电阻，分时实施对于多个存储器物理层电路各自的校准。

本申请享受以日本专利申请2019-164335号(申请日：2019年9月10日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。

技术领域

本发明的实施方式涉及存储系统(memory system)。

背景技术

在NAND型闪存存储器(内存)中，随着一代代进步，输入输出端子(I/O)电压(VDDQ)在降低，数据传输速率在提高。根据作为推进电子零件标准的标准化的美国业界团体的电子器件工程联合委员会(JEDEC：Joint Electron Device Engineering Council)的标准，推荐在VDDQ＝1.2V且在400Mbps以上的传输速率下，实施ZQ(Zero Quotient，零商)校准(calibration)。ZQ校准指的是，将I/O的驱动能力电阻Ron、ODT(On Die Termination，片内端接)的终端电阻Rtt根据电压和温度的条件(以下，VT(Voltage-Temperature)条件)的变动适当进行矫正。在此，ODT是指为了抑制信号传输时的反射而设置在半导体芯片上的终端电阻。在ZQ校准中，使用在控制器(controller)的外部连接的高精度的基准电阻，对驱动能力电阻Ron、终端电阻Rtt进行矫正。

发明内容

本发明的实施方式提供一种存储系统，在具有连接于多个通道(channel)的非易失性存储器的存储系统中，即使将在控制器的外部连接的基准电阻的数量减少，也能够高效且有效地进行各通道的存储器物理层电路的ZQ校准。

实施方式涉及的存储系统具备：多个非易失性存储器；控制器，其经由多个通道与多个非易失性存储器连接，包括分别对应于多个通道所配置的多个存储器物理层电路、与多个存储器物理层电路对应的校准用的焊盘、和控制多个存储器物理层电路的处理器；以及校准用的单一(单个)基准电阻，其经由焊盘与多个存储器物理层电路连接。多个存储器物理层电路的每一个的基于校准的输出被线或(Wired-OR)连接，并经由焊盘与单一基准电阻连接。处理器使用单一基准电阻，以分时方式实施对于多个存储器物理层电路各自的校准。

附图说明

图1是比较例涉及的存储系统的示意方框构成图。

图2是第1实施方式涉及的存储系统的示意方框构成图。

图3是表示在图2所示的存储系统中，第n个通道的存储控制器(memorycontroller)以及物理层的示意方框构成图。

图4是分别表示在图2所示的存储系统中，第1个、第2个、…、第n个通道的存储控制器以及物理层的示意方框构成图。

图5是第1实施方式的变形例涉及的存储系统的示意方框构成图。

图6是表示第1实施方式涉及的存储系统中的ZQ校准处理的流程图。

图7是第2实施方式涉及的存储系统的示意方框构成图。

图8是第2实施方式的变形例涉及的存储系统的示意方框构成图。

图9是表示第2实施方式涉及的存储系统中的ZQ校准处理的流程图。

图10是表示图9所示的ZQ校准的处理中的步骤S210的详情的流程图。