[发明专利]改善阶梯结构中的半隔离字线的蚀刻裕量的虚设字线触点

说明书

具有三维(3D)阶梯存储器堆叠的存储器设备包括邻近半隔离连接器的虚设连接器。存储器设备包括堆叠在3D阶梯堆叠中的多条字线，包括在阶梯的区域的边缘处的字线。存储器设备包括垂直连接器，这些垂直连接器穿过3D阶梯堆叠上的隔离层来将字线与访问层中的导电线相连接。阶梯的区域的边缘处的字线具有垂直连接器，该垂直连接器在一侧将与一连接器相邻，在另一侧则不会。存储器设备包括在边缘上的字线的垂直连接器的边缘侧的至少一个虚设垂直连接器，其中虚设垂直连接器不将3D阶梯堆叠的字线电连接到访问层中的导电线。

技术领域

描述概括而言涉及三维(3D)电路处理，更具体的描述涉及3D电路的阶梯区域中的虚设(dummy)字线触点。

背景技术

三维(3D)NAND(与非)技术通常用于创建非易失性(NV)存储设备，例如固态驱动器(solid state drive，SSD)。对3D NAND的提及可以更具体地指NAND闪存。在3D NAND工艺中，存储阵列经常是按阶梯结构用字线来创建的，其中垂直连接器支柱将顶部连接层与字线相连接。更高的3D NAND密度是通过更小的工艺几何尺寸和特征间距实现的。因此，一些器件将是密集封装的，而一些垂直支柱将是半隔离的。

半隔离的垂直支柱或半隔离的字线连接器相对于非隔离的触点有更加锥形的轮廓。锥度的增大可导致蚀刻不足，即触点未能与目标字线层接触，或者蚀刻过度/穿通，即触点穿过字线蚀刻到其他层中。

与在上部接触层和目标字线之间形成适当连接的具有正确轮廓的字线触点相比，半隔离触点在蚀刻期间往往具有不那么均匀的聚合物淀积。形成适当接触的非隔离触点可被称为正常字线触点。半隔离字线触点的非均匀聚合物淀积可能是由于随着连接器支柱更密集封装而发生的高纵横比蚀刻的微米负载效应，导致相对于半隔离的支柱，材料/工艺差异增大。半隔离支柱最终会有不同的蚀刻特性。从而，与正常字线触点相比，半隔离字线触点具有更差的锥度和更小的工艺裕量，导致垂直支柱未进行期望接触的工艺差异。

传统工艺使用干式蚀刻工艺调节，这在蚀刻期间由于聚合物淀积较少而牺牲了聚合选择性。这大大降低了蚀刻不足和蚀刻过度之间的蚀刻工艺裕量。使得该工艺很难持续。

传统工艺尝试调节中心工艺的临界尺寸(critical dimension，CD)大小，以使得非隔离和半隔离的触点都具有充分的特性，从而获得良好的器件产量。器件产量对于成功的大批量制造(high volume manufacturing，HVM)是必要的。然而，随着规模的扩大，继续调节中心工艺来为半隔离和密集字线触点两者提供充足的蚀刻特性是更困难了。由于随着纵横比容差因更小的临界尺寸而下降，蚀刻深度随层数增大而增大，所以该工艺对聚合物淀积和蚀刻之间的平衡变得更加敏感。

附图说明

下面的描述包括对具有借由实现方式的示例给出的图示的附图的论述。应当以示例方式而不是限制方式来理解附图。就本文使用的而言，提及一个或多个示例应被理解为描述本发明的至少一个实现方式中包括的特定特征、结构或特性。本文出现的诸如“在一个示例中”或“在替换示例中”之类的短语提供了本发明的实现方式的示例，而并不一定全都是指同一实现方式。然而，它们也不一定相互排斥。

图1是电路的截面的示例的表示，该电路的阶梯区域具有虚设的连接器支柱。

图2是在半隔离触点附近具有虚设连接器的电路的示例的截面成像表示。

图3是具有虚设连接器的电路的顶视图的示例的表示。

图4A是在半隔离连接器的隔离侧具有虚设连接器的电路的截面的示例的表示。

图4B是在半隔离连接器的任一侧具有虚设连接器的电路的截面的示例的表示。

图4C是在半隔离连接器的隔离侧具有多个虚设连接器的电路的截面的示例的表示。

图4D是在半隔离连接器的任一侧具有多个虚设连接器的电路的截面的示例的表示。