[发明专利]等离子体处理方法和等离子体处理装置

说明书

一个例示的实施方式的等离子体处理方法在电容耦合型的等离子体处理装置的基片支承台上载置有基片的状态下实施。等离子体处理方法包括：对腔室内供给非活性气体的步骤；和使含硅材料沉积在基片上的步骤。在进行沉积的步骤中，选择性地实施两个处理中的一者以从腔室内的非活性气体生成等离子体，该两个处理是：将第一高频电功率供给到等离子体处理装置的上部电极的处理；和将第二高频电功率供给到基片支承台的下部电极的处理。此外，在进行沉积的步骤中，对上部电极施加负极性的偏置电压。

技术领域

本发明的例示的实施方式涉及等离子体处理方法和等离子体处理装置。

背景技术

在电子器件的制造中进行等离子体蚀刻。在等离子体蚀刻中，掩模的图案被转印到基底膜。在掩模形成有开口。掩模的开口的尺寸有时在实施等离子体蚀刻之前被缩小。

在专利文献1和专利文献2中，记载了使掩模的开口的尺寸缩小的技术。在专利文献1和专利文献2记载的技术中，使用了电容耦合型的等离子体处理装置。在等离子体处理装置的腔室内，生成等离子体。为了使来自等离子体的离子撞击到等离子体处理装置的上部电极，将负极性的直流电压施加到等离子体处理装置的上部电极。通过离子的撞击，从上部电极释放硅颗粒。释放出的颗粒沉积在基片上。其结果是，掩模的开口的尺寸被缩小。

现有技术文献

专利文献

专利文献1：日本特开2014-82228号公报

专利文献2：日本特开2018-93189号公报

发明内容

发明要解决的技术问题

寻求使掩模的开口的长度方向上的尺寸以及该开口的与长度方向正交的方向上的尺寸中的一者选择性地缩小的技术。

用于解决技术问题的技术方案

在一个例示的实施方式中，提供一种对基片实施的等离子体处理方法。基片具有含硅膜和掩模。掩模形成于含硅膜上。在掩模形成有开口。开口具有长度方向。等离子体处理方法在电容耦合型的等离子体处理装置的基片支承台上载置有基片的状态下实施。基片支承台设置于等离子体处理装置的腔室内。等离子体处理方法包括对腔室内供给非活性气体的步骤。等离子体处理方法还包括使含硅材料沉积在基片上的步骤。在进行沉积的步骤中，选择性地实施两个处理中的一者以从非活性气体生成等离子体，两个处理是：将第一高频电功率从第一高频电源供给到等离子体处理装置的上部电极的处理；和将第二高频电功率从第二高频电源供给到基片支承台的下部电极的处理。第二高频电功率具有比第一高频电功率的频率低的频率。并且，在进行沉积的步骤中，对上部电极施加负极性的偏置电压，以从等离子体使正离子撞击到上部电极而从上部电极释放含硅材料。

发明效果

依照一个例示的实施方式，能够使掩模的开口的长度方向上的尺寸以及该开口的与长度方向正交的方向上的尺寸中的一者选择性地缩小。

附图说明

图1是表示一个例示的实施方式的等离子体处理方法的流程图。

图2的(a)是表示一个例子的基片的一部分的平面图，图2的(b)是表示沿图2的(a)的B-B线得到的截面图，图2的(c)是表示沿图2的(a)的C-C线得到的截面图。

图3是概要地表示一个例示的实施方式的等离子体处理装置的图。

图4的(a)是表示实施了步骤ST2后的状态的一个例子的基片的一部分的平面图，图4的(b)是表示沿图4的(a)的B-B线得到的截面图，图4的(c)是表示沿图4的(a)的C-C线得到的截面图。