[实用新型]一种适用于高速时钟场景的四相位时钟产生电路

说明书

本实用新型涉及一种适用于高速时钟场景的四相位时钟产生电路，属于集成电路设计技术领域。该四相位时钟产生电路由依次连接的50％占空比时钟产生电路、相位分离电路、对称输出的1/2倍频分频器及对称输入与门组成；所述相位分离电路由10个反相器组成。本实用新型电路几乎不受工艺角偏差和温度的影响，还可通过使用对称输入与门进一步降低四相位产生电路的系统相位误差，使其能以开环结构适用于高速时钟场景，不需要使用更复杂的闭环结构来实现高速时钟场景的要求；具有系统性延时误差更小、四相位时钟相位误差更小因而可以适用与高速时钟场景的优点。

技术领域

本实用新型属于集成电路设计技术领域，特别涉及一种适用于高速时钟场景的四相位时钟产生电路。

背景技术

高速时钟(时钟频率大于5GHz)，主要用于产生四相位的输出时钟，此类时钟多用于混频器(mixer)以及时间交织(time-interleaved)模块。

四相位时钟指的是4个周期一样，占空比都为25％，且起始相位分别为0°，90°，180°，270°的四个时钟，它的应用场景一般为射频SoC芯片中的混频器等模块，对于低速系统而言，传统开环(闭环对应反馈系统，开环对应非反馈系统)结构的四相位时钟一般用于低速时钟场景，如图1所示，该电路由依次连接的50％占空比时钟产生电路、反相器、1/2倍频分频器及与门组成。其原理为：通过50％占空比时钟产生电路产生一个50％占空比的时钟CLK，然后再通过反相器得到它的0°和180°相位时钟CLKA和CLKB，CLKA和CLKB再经过1/2倍频分频器得到频率为1/2，相位为0°和180°(由0°通过1/2分频而来)的CLKAA/CLKAB以及相位为90°和270°(由180°通过1/2分频而来)的CLKBA/CLKBB，再将CLKAA/CLKAB/CLKBA/CLKBB通过与门输出得到频率为1/2，占空比为25％，起始相位为0°，90°，180°和270°的四相位时钟。

当前业内或者已公布的专利文献中，常在低速时钟的场景使用上述的方式来产生四相位时钟，因为它是开环结构的组合逻辑电路，优点是可靠性高且实现简单，缺点是实现方式存在系统性相位延时误差。对于高速系统(主时钟频率大于5GHz)而言，对四相位时钟的延时误差要求更为苛刻(相位误差等于延时误差除以时钟周期，因为时钟周期变小了，同样的延时误差引起的相位误差更大)，用常规反相器电路产生CLKA和CLKB会存在相位误差为一个反相器延时的系统性误差，同时非对称的与门设计也会引入额外的误差，最终产生的四相位输出的延时误差会达到1个反相器延时以上(对于28nm及以上的工艺，1个反相器延时至少为10pS，而最终产生的相位误差往往大于这个值)，对于高速时钟(时钟频率大于5GHz，对应周期小于200pS)，其产生的相位误差是很难接受的(10pS的延时误差相对于5GHz的时钟场景相当于18°的相位误差，这是一个比较大的值)，这是目前高速时钟场景几乎不用这种开环结构产生四相位时钟的原因。

发明内容

本实用新型的目的是为克服已有技术的不足之处，提出一种适用于高速时钟场景的四相位时钟产生电路。本实用新型具有系统性延时误差更小，四相位时钟相位误差更小因而可以适用与高速时钟场景的优点。