[实用新型]堆叠式的图像传感芯片、图像传感器和电子设备

说明书

本申请实施例提供了一种堆叠式的图像传感芯片、图像传感器和电子设备，能够降低堆叠式图像传感芯片的制造成本。该堆叠式的图像传感芯片包括：载体晶片，其中设置有第一凹槽；逻辑晶片，设置于该第一凹槽中；像素晶片，堆叠于该载体晶片和该逻辑晶片的上方，该像素晶片的表面面积大于该逻辑晶片的表面面积；其中，该像素晶片包括像素阵列，用于接收光信号并转换为电信号，该逻辑晶片包括信号处理电路以及控制电路，该信号处理电路用于处理该电信号，该控制电路用于控制该像素阵列中的多个像素工作；位于该逻辑晶片与该像素晶片之间的再布线层，该逻辑晶片中的该信号处理电路以及该控制电路通过该再布线层与该像素晶片电连接。

技术领域

本申请涉及半导体芯片领域，并且更为具体地，涉及一种堆叠式的图像传感芯片、图像传感器和电子设备。

背景技术

随着半导体和集成电路技术的发展，芯片的器件类型越来越丰富，集成度越来越高，在二维平面上，随着半导体工艺发展到某个极致程度，无法进一步提高芯片的性能，因此，目前业内提出了一种三维堆叠的概念，将芯片从二维扩展到三维，即将不同功能的芯片模块上下堆叠在一起进行封装，从而提高芯片的整体性能和良率。

在一种实现方式中，上层晶片(Die)和下层晶片通过晶圆级键合工艺(Wafer-level Bonding Process)，以晶圆(Wafer)到晶圆的方式堆叠至一起，以形成堆叠式的三维芯片。为了满足堆叠的工艺要求，上层晶片和下层晶片具有相同的晶片尺寸，上层晶圆上上层晶片的数量与下层晶圆上晶片的数量相等，但当上层晶片和下层晶片不是同一类型的晶片时，该堆叠方式会造成晶圆面积的浪费，增加堆叠式芯片的制造成本。

因此，何如降低堆叠式芯片的制造成本，是一项亟待解决的问题。

实用新型内容

本申请实施例提供了一种堆叠式的图像传感芯片、图像传感器和电子设备，能够降低堆叠式图像传感芯片的制造成本。

第一方面，提供了一种堆叠式的图像传感芯片，包括：

载体晶片，其中设置有第一凹槽；

逻辑晶片，设置于该第一凹槽中；

像素晶片，堆叠于该载体晶片和该逻辑晶片的上方，该像素晶片的表面面积大于该逻辑晶片的表面面积；

其中，该像素晶片包括像素阵列，用于接收光信号并转换为电信号，该逻辑晶片包括信号处理电路和控制电路，该信号处理电路用于处理该电信号，该控制电路用于控制该像素阵列中的多个像素工作；

位于该逻辑晶片与该像素晶片之间的再布线层，该逻辑晶片中的信号处理电路和控制电路通过该再布线层与该像素晶片电连接。

在本申请的实施方案中，通过载体晶片中第一凹槽为逻辑晶片提供支撑和稳定，实现将大面积的像素晶片堆叠在小面积的逻辑晶片上，从而可以在实现堆叠图像传感芯片结构的同时，还能够在晶圆上尽可能多的制造小面积的逻辑晶片，降低单颗逻辑晶片的成本，从而降低芯片整体的制造成本。此外，图像传感芯片中的信号处理电路、控制电路与像素电路分离设置，能够提高图像传感芯片中像素晶片上的感光面积，在减小堆叠式图像传感芯片的成本同时，还能够提高图像传感器的性能。

在一种可能的实施方式中，该载体晶片的表面面积与该像素晶片的表面面积相等，该像素晶片与该逻辑晶片之间通过晶圆级键合形成堆叠。

采用本申请实施方式的技术方案，在制造过程中，可以采用晶圆级键合工艺制备该堆叠式芯片，且在进行晶圆级键合前，对单颗的逻辑晶片以及晶圆上的像素晶片进行测试以筛选出性能良好的晶片，去除性能较差的晶片，提高整体芯片的良率，进一步降低整体的制造成本。