[实用新型]基于DDR写通道的发送电路

说明书

本实用新型公开了一种基于DDR写通道的发送电路，包括第一至第七寄存器以及第一至第三时钟选择器；所述第一寄存器和所述第三寄存器的各自输出端分别连接所述第一时钟选择器的两个输入端；所述第二寄存器和所述第四寄存器的各自输出端分别连接所述第二时钟选择器的两个输入端；所述第一时钟选择器的输出端连接所述第五寄存器的输入端；所述第二时钟选择器的输出端连接所述第六寄存器的输入端；所述第六寄存器的输出端连接所述第七寄存器的输入端；所述第五寄存器和所述第七寄存器的各自输出端分别连接所述第三时钟选择器的两个输入端。从而可以降低电路的时序要求，使得时序收敛更容易。

技术领域

本实用新型涉及基于DDR(双倍速率同步动态随机存储器)写通道的发送电路。

背景技术

现有的DDR写通道的发送，一般都是采用2倍DDR时钟来驱动时序电路的方式来实现DDR数据的双沿有效。因为采用了2倍频，所以会对电路的时序要求很高，DDR是高速接口，现在主要频率已经达到3200Mpbs(兆比特每秒)，DDR PHY(物理层)的时钟为1600Mhz(兆赫兹)，越来越高的频率，在时序收敛方面变得越来越难做。

实用新型内容

本实用新型的目的在于提供一种基于DDR写通道的发送电路，可以降低电路的时序要求，使得时序收敛更容易。

实现上述目的的技术方案是：

一种基于DDR写通道的发送电路，包括第一至第七寄存器以及第一至第三时钟选择器；

所述第一至第四寄存器的各自clk(时钟)端均接收一DDR同频时钟信号的2分频时钟；

所述第一寄存器和所述第三寄存器的各自输出端分别连接所述第一时钟选择器的两个输入端；

所述第二寄存器和所述第四寄存器的各自输出端分别连接所述第二时钟选择器的两个输入端；

所述第一时钟选择器和所述第二时钟选择器的各自控制信号端接收所述DDR同频时钟信号的2分频时钟；

所述第一时钟选择器的输出端连接所述第五寄存器的输入端；

所述第二时钟选择器的输出端连接所述第六寄存器的输入端；

所述第六寄存器的输出端连接所述第七寄存器的输入端；

所述第五寄存器和所述第七寄存器的各自输出端分别连接所述第三时钟选择器的两个输入端；

所述第三时钟选择器的控制信号端接收所述DDR同频时钟信号；

所述第五至第七寄存器的各自clk端均接收所述DDR同频时钟信号。

优选的，所述的第一至第七寄存器均为单比特的寄存器；

所述的第一至第三时钟选择器均为二选一的时钟选择器。

优选的，所述第一至第四寄存器的各自输入端分别接收4bit(比特)数据中的1bit数据。

本实用新型的有益效果是：本实用新型把写通道数据从控制器时钟切换到PHY时钟频率，最后发送到总线上，这样就用一种通用的结构来实现数据在不同时钟的转换，在不提高内部频率的情况下最终实现DDR写通道的数据双沿有效，更好的解决了时序收敛的问题。

附图说明

图1是本实用新型的基于DDR写通道的发送电路的电路图。

具体实施方式

下面将结合附图对本实用新型作进一步说明。