[实用新型]基于DDR写通道的发送电路有效
| 申请号： | 201921669380.2 | 申请日： | 2019-10-08 |
| 公开（公告）号： | CN210199744U | 公开（公告）日： | 2020-03-27 |
| 发明（设计）人： | 王亮 | 申请（专利权）人： | 灿芯半导体（上海）有限公司 |
| 主分类号： | G06F13/16 | 分类号： | G06F13/16 |
| 代理公司： | 上海湾谷知识产权代理事务所(普通合伙) 31289 | 代理人： | 倪继祖 |
| 地址： | 201203 上海市浦东新区自由*** | 国省代码： | 上海;31 |
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| 摘要： | |||
| 搜索关键词： | 基于 ddr 通道 发送 电路 | ||
【权利要求书】：
1.一种基于DDR写通道的发送电路，其特征在于，包括第一至第七寄存器以及第一至第三时钟选择器；
所述第一至第四寄存器的各自clk端均接收一DDR同频时钟信号的2分频时钟；
所述第一寄存器和所述第三寄存器的各自输出端分别连接所述第一时钟选择器的两个输入端；
所述第二寄存器和所述第四寄存器的各自输出端分别连接所述第二时钟选择器的两个输入端；
所述第一时钟选择器和所述第二时钟选择器的各自控制信号端接收所述DDR同频时钟信号的2分频时钟；
所述第一时钟选择器的输出端连接所述第五寄存器的输入端；
所述第二时钟选择器的输出端连接所述第六寄存器的输入端；
所述第六寄存器的输出端连接所述第七寄存器的输入端；
所述第五寄存器和所述第七寄存器的各自输出端分别连接所述第三时钟选择器的两个输入端；
所述第三时钟选择器的控制信号端接收所述DDR同频时钟信号；
所述第五至第七寄存器的各自clk端均接收所述DDR同频时钟信号。
2.根据权利要求1所述的基于DDR写通道的发送电路，其特征在于，所述的第一至第七寄存器均为单比特的寄存器；
所述的第一至第三时钟选择器均为二选一的时钟选择器。
3.根据权利要求1所述的基于DDR写通道的发送电路，其特征在于，所述第一至第四寄存器的各自输入端分别接收4bit数据中的1bit数据。
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