[实用新型]竖直型半导体器件

说明书

公开了一种竖直型半导体器件。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠。沟道层包括第一半导体材料层和绕第一半导体材料层外周形成的第二半导体材料层。分别在第一源/漏层和第二源/漏层中形成的源/漏区在第一源/漏层、沟道层和第二源/漏层的叠置方向上至少部分地与第一半导体材料层、第二半导体材料层相交迭，使得沟道区能够形成在第一半导体材料层和第二半导体材料层二者中。

技术领域

本公开涉及半导体领域，具体地，涉及竖直型半导体器件。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件所占的面积不易进一步缩小或制造成本不易进一步降低。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小或制造成本更易降低。纳米线(nanowire)竖直型环绕栅场效应晶体管(V-GAAFET，Vertical Gate-all-around Field Effect Transistor)是未来高性能器件的候选之一。

但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。另一方面，有效调节器件的阈值电压和改善器件的性能也面临着巨大的挑战。

实用新型内容

有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的竖直型半导体器件。

根据本公开的一个方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠。沟道层包括第一半导体材料层和绕第一半导体材料层外周形成的第二半导体材料层。分别在第一源/漏层和第二源/漏层中形成的源/漏区在第一源/漏层、沟道层和第二源/漏层的叠置方向上至少部分地与第一半导体材料层、第二半导体材料层相交迭，使得沟道区能够形成在第一半导体材料层和第二半导体材料层二者中。

根据实施例，第一半导体材料层、第二半导体材料层以及栅堆叠中的栅介质层可以形成量子阱结构。

根据实施例，第二半导体材料层相对于第一源/漏层、第二源/漏层和第一半导体材料层中至少之一可以形成异质结。

根据实施例，第一半导体材料层和第二半导体材料层之间可以存在界面层。

根据实施例，第一半导体材料层可以与第一源/漏层、第二源/漏层在所述叠置方向上对准，且其外周可以相对于第一源/漏层、第二源/漏层的外周凹入，第二半导体材料层可以至少部分地形成在第一半导体材料层的外周相对于第一源/漏层、第二源/漏层的外周形成的凹入中。

根据实施例，第二半导体材料层还可以形成在第二源/漏层的侧壁上。

根据实施例，第二半导体材料层的厚度可以为约2-10nm。

根据实施例，第二半导体材料层的厚度可以小于第一半导体材料层的最小维度。例如，第一半导体材料层可以是纳米线，该最小维度可以是纳米线的直径；或者第一半导体材料层可以是纳米片，该最小维度可以是纳米片的厚度。

根据实施例，源/漏区包括第一源/漏层和第二源/漏层中的掺杂区，所述掺杂区延伸进入第一半导体材料层中。

根据本公开的实施例，可以使用异质结来改进器件性能，例如增强迁移率，改善短沟道效应等。另外，由于第二半导体材料层(低掺杂或非掺杂)的存在，可以降低栅与源/漏之间的电容，并因此改进器件的交流(AC)特性。