[发明专利]一种数字锁相环频率合成器

说明书

本发明公开了一种基于斐波那契数列时间数字转换器的数字锁相环频率合成器，包括鉴频鉴相器模块、时间数字转换器TDC模块、比例积分控制器模块、数字控制振荡器模块和分频器模块。所述TDC模块由t个D触发器和延时单元构成，D触发器直接输出二进制数字信号；具体地，其D触发器的输出分别乘以相应的斐波那契系数f_n，其延时单元分别乘以相应的延时时间系数n＝1…t，t的取值取决于输入参考频率和输出频率要求。本发明中的TDC相较于传统结构TDC，所需D触发器和延时单元数目大幅减少，且不需译码器电路，芯片面积和功耗极大降低；本发明中的锁相环环路能够锁定，且锁定时间与基于传统结构TDC的数字锁相环环路相当。

技术领域

本发明涉及数字锁相环技术领域，尤其涉及一种基于斐波那契数列时间数字转换器的数字锁相环频率合成器。

背景技术

在数字锁相环频率合成器中，时间数字转换器(TDC，Time Digital Converter)是非常重要的模块，它将输入参考时钟信号与输出反馈时钟信号的相位差信息转换为数字信号。一般情况下，相位差检测范围约为0—0.25π可以满足环路锁定的要求。若TDC的相位差信号检测范围是0—0.25π，那么对0—0.25π内的相位差信号进行的检测是线性的；相位差信号超过0.25π，TDC输出的数字信号与相位差信号为0.25π时所对应的数字信号相同，不再变化，此时TDC的传递函数是非线性的。传统的分辨率恒定TDC结构，TDC的位数越多，能够检测到的相位差信号的范围越大；反过来，要保证相位差信号的检测能力，TDC需要足够多的位数。然而，TDC的位数每增加一位，需要的D触发器单元和延时单元数成指数增长，芯片面积相应增加，电路复杂度因而电路的功率消耗也会相应增加。

例如，如图1所示的传统的恒定分辨率6位TDC电路，由63个D触发器单元和延时单元构成，TDC的D触发器输出温度计码，相位差信号越大，输出 1的个数越多。当TH1＝1，TH2＝1，TH3＝1，TH4＝1，TH5＝0，···，TH63＝0，用数据译码器将63位温度计码的信息转换为6位二进制形式的输出，对应的 TDC输出数字信号为000100(二进制)，检测到的相位差信号脉宽为4×Δ_TDC，△_TDC代表TDC模块的最小转换时间，代表了TDC模块的分辨率。

可见，传统的恒定分辨率时间数字转换器需要占据相当大的芯片面积，消耗较大的功耗，不利于数字锁相环频率合成器低功耗和低成本集成的要求。

发明内容

本发明的目的就在于为了解决上述问题而提供一种基于斐波那契数列时间数字转换器的数字锁相环频率合成器。

本发明通过以下技术方案来实现上述目的：

本发明的数字锁相环系统结构如图2上半部分所示，鉴频鉴相器PFD将输 入参考频率信号F_REF与分频器的输出频率信号F_div的相位差转化为UP、DN信 号，然后UP、DN信号经过门电路处理后，输出两个不同脉宽的方波信号到TDC 模块；相位差信号经过TDC模块转化为对应的数字信号，并输出表示相位差正 负的符号位；数字滤波器采用比例积分控制器(PI control)，比例系数与积分系 数的比值决定数字滤波器的零点；TDC输出的数字信号去控制数字控制振荡器 (DCO)模块，调整输出频率。

所述TDC模块如图2下半部分所示，由D触发器和延时单元构成，采用非 恒定分辨率结构，大幅减少检测特定相位差信号范围所需要的D触发器和延时 单元数目；具体地，其D触发器的输出分别乘以相应的斐波那契系数，输入检 测脉宽从0逐渐增大，TDC的增益逐渐变大，等效分辨率Δ_TDCe逐渐变高，环路 单位增益带宽逐渐变大；其延时单元分别乘以延时时间系数K_n，可以与二进制 数列相结合，使得D触发器直接输出二进制数字信号，不需要译码器电路，即 令f_n是斐波那契系数，n＝1…t，t的取值取决于输入参考频率和输出 频率要求。

本发明的有益效果在于：