[发明专利]多相位时钟信号相位差检测电路与方法、数字相位调制系统

说明书

本申请提供多相位时钟信号相位差检测和计算电路与方法、数字相位调制系统。电路包括第一数字时间转换模块、第二数字时间转换模块、鉴相模块及状态机。第一数字时间转换模块获取第一相位时钟信号并输出辅助时钟信号，调节辅助时钟信号的相位；鉴相模块对辅助时钟信号和第二数字时间转换模块输出的目标时钟信号进行鉴相；状态机根据鉴相结果反馈控制第一数字时间转换模块对辅助时钟信号的相位调节、第二数字时间转换模块对目标时钟信号的相位调节；在相差等于零时，将第二数字时间转换模块的相位调节变化量作为第一相位时钟信号和第二相位时钟信号的相位差。本申请解决了时钟信号之间相位差的检测和计算，优化了数字相位调制系统的线性度。

技术领域

本申请涉及电路设计领域，特别是涉及多相位时钟信号相位差检测和计算电路与方法、数字相位调制系统。

背景技术

数字时间转换器(Digital-to-Time Converter，DTC)被广泛应用于锁相环、延迟锁相环、射频(RF)收发器以及各种接口时钟电路等模块中。

DTC用于基于数字输入来生成参考信号的时间延迟，DTC的延时是由固定延时时间t₀和可变延迟时间组成的，而可变延迟时间是由数字控制字dtc_in和延迟线增益dtc_gain决定的，DTC的延时tdel可以表示为：

tdel＝t₀+dtc_in·dtc_gain

其中固定延迟时间t₀和延迟线增益dtc_gain均随PVT(Process,Voltage and/orTemperture，工艺、电压和/或温度)变化较大；在实际应用中需要在高频信号输入下实现高精度的全周期范围的DTC，要设计覆盖全时钟周期的可变延迟时间，延迟线就需要足够的量程。然而，随dtc_in的增大，dtc_gain的线性度会明显变差。为了减小数控延迟线的延迟时间范围，可采用多路正交信号通过选择器输入到数控延迟线，即多相位输入数控延迟线。比如：对于正交四相位时钟信号输入，数控延迟线的延迟时间范围只需覆盖四分之一个周期就可以实现全周期范围的延迟，同时还能提高数控延迟线的线性度。

但是，目前多相位输入切换的数控延迟线会面临由以下问题引起的相位失配问题：

1)多相位输入之间的相位误差；

2)信号传输过程中产生的相位误差；

3)相位选择器在选择不同相位时产生的相位误差。

相位失配使得时钟信号间的实际相位差不再是理想的360°/N(N为多相位时钟信号的相位数量)，而是存在着或大或小的偏差，不能满足实际应用的需要。

如图1A和图1B所示，多相位时钟信号发生器(如PLL锁相环、Divider分频器、VCO压控振荡器)输出的信号CK_I0与信号CK_I1之间的相位差WHT0、信号CK_I1与信号CK_I2之间的相位差WHT1、信号CK_I(N-1)与信号CK_I0之间的相位差WHT0(N-1)可能各不相同。

因此，需要提供一种能够检测并计算出多相位时钟信号之间相位差的检测和计算电路与方法、数字相位调制系统与方法，然后数字信号处理或译码器可以根据检测和计算出来的相位差，并结合实际应用，相应调整数字输出信号，从而抵消多相位时钟信号之间的相位差与理想值(360/N)之间的误差。

发明内容

鉴于以上所述现有技术的缺点，本申请提供了时钟信号相位差检测和计算电路与方法、数字相位调制系统，用于解决数控延迟线的相位失配问题。