[发明专利]数据处理器、方法、装置及芯片

说明书

本申请提供一种数据处理器、方法、装置及芯片，数据处理器包括第一乘法运算电路、第二乘法运算电路以及部分积交换电路，第一乘法运算电路包括第一改进正则有符号数CSD编码支路、第一选择支路及第一改进压缩支路，第二乘法运算电路包括第二改进CSD编码支路、第二选择支路及第二改进压缩支路；第一改进压缩支路和第二改进压缩支路均包括4‑2压缩器，4‑2压缩器包括选择电路及全加器；该数据处理器不仅能够实现乘法运算，还能够实现乘累加运算，从而提高了数据处理器的通用性；另外，该数据处理器并不需要对乘法运算结果再进行一次累加运算才能完成乘累加运算操作，仅通过一次运算过程就可以直接实现乘累加或乘法运算操作，从而降低了数据处理器的功耗。

技术领域

本申请涉及计算机技术领域，特别是涉及一种数据处理器、方法、装置及芯片。

背景技术

随着数字电子技术的不断发展，各类人工智能(Artificial Intelligence，AI)芯片的快速发展对于高性能数据处理器的要求也越来越高，其中，数据处理器为乘法器、加法器或乘累加器。神经网络算法作为智能芯片广泛应用的算法之一，通过乘累加器进行乘累加运算在神经网络算法中是一种常见的操作。

通常，数据处理器是采用多个相同输入数据位宽或不同数据位宽的乘法器先进行并行乘法运算，得到多个乘法运算结果，再通过加法器对多个乘法运算结果进行累加运算，得到目标乘累加结果。但是，现有的数据处理器仅能够对相同位宽的数据进行乘累加运算，降低了数据处理器的通用性。另外，现有技术中对多个乘法运算结果还需要单独进行一次累加运算才能实现乘累加操作，从而增大了数据处理器的功耗。

发明内容

基于此，有必要针对上述技术问题，提供了一种低功耗且通用性较高的数据处理器、方法、装置及芯片。

一种数据处理器，所述数据处理器包括：第一乘法运算电路、第二乘法运算电路以及部分积交换电路，所述第一乘法运算电路包括第一改进正则有符号数CSD编码支路、第一选择支路以及第一改进压缩支路，所述第二乘法运算电路包括第二改进CSD编码支路、第二选择支路以及第二改进压缩支路；所述第一改进压缩支路和所述第二改进压缩支路均包括4-2压缩器，所述4-2压缩器包括选择电路以及全加器；所述第一乘法运算电路的输出端与所述部分积交换电路的第一输入端连接，所述部分积交换电路的第一输出端与所述第一乘法运算电路的输入端连接，所述部分积交换电路的第二输出端与所述第二乘法运算电路的第一输入端连接，所述第二乘法运算电路的输出端与所述部分积交换电路的第二输入端连接；

其中，所述第一乘法运算电路和所述第二乘法运算电路均包括逻辑门单元，所述逻辑门单元的输入端用于接收功能模式选择信号，所述部分积交换电路中包括第三输入端，用于接收所述功能模式选择信号，所述功能模式选择信号用于确定所述数据处理器当前可处理的对应数据运算模式；所述第一改进CSD编码支路用于对接收到的第一数据进行正则有符号数编码处理得到第一目标编码，并根据所述第一目标编码得到第一符号位扩展后的部分积，所述第一选择支路用于从所述第一符号位扩展后的部分积中选择第一目标编码部分积，所述第一改进压缩支路用于对所述第一目标编码部分积进行压缩处理，得到第一目标运算结果，所述第二改进CSD编码支路用于对接收到的第二数据进行正则有符号数编码处理得到第二目标编码，并根据所述第二目标编码得到第二符号位扩展后的部分积，所述第二选择支路用于从所述第二符号位扩展后的部分积中选择第二目标编码部分积，所述第二改进压缩支路用于对所述第二目标编码部分积进行压缩处理，得到第二目标运算结果，所述部分积交换电路用于根据所述功能模式选择信号，控制是否对所述第一符号位扩展后的部分积，以及所述第二符号位扩展后的部分积进行交换处理。