[发明专利]数据处理器、方法、装置及芯片

权利要求书

1.一种数据处理器，其特征在于，所述数据处理器包括：第一乘法运算电路、第二乘法运算电路以及部分积交换电路，所述第一乘法运算电路包括第一改进正则有符号数CSD编码支路、第一选择支路以及第一改进压缩支路，所述第二乘法运算电路包括第二改进CSD编码支路、第二选择支路以及第二改进压缩支路；所述第一改进压缩支路和所述第二改进压缩支路均包括4-2压缩器，所述4-2压缩器包括选择电路以及全加器；所述第一乘法运算电路的输出端与所述部分积交换电路的第一输入端连接，所述部分积交换电路的第一输出端与所述第一乘法运算电路的输入端连接，所述部分积交换电路的第二输出端与所述第二乘法运算电路的第一输入端连接，所述第二乘法运算电路的输出端与所述部分积交换电路的第二输入端连接；

所述第一改进CSD编码支路包括：第一改进CSD编码单元、第一低位部分积获取单元、第一低位选择器组单元、第一低位与逻辑单元、第一高位部分积获取单元、第一高位选择器组单元以及第一高位与逻辑单元；所述第一改进CSD编码单元的第一输出端与所述第一低位部分积获取单元的第一输入端连接，所述第一低位选择器组单元的输出端与所述第一低位部分积获取单元的第二输入端连接，所述第一低位与逻辑单元的输出端与所述第一低位部分积获取单元的第三输入端连接，所述第一改进CSD编码单元的第二输出端与所述第一高位部分积获取单元的第一输入端连接，所述第一高位选择器组单元的输出端与所述第一高位部分积获取单元的第二输入端连接，所述第一高位与逻辑单元的输出端与所述第一高位部分积获取单元的第三输入端连接；

其中，所述第一乘法运算电路和所述第二乘法运算电路均包括逻辑门单元，所述逻辑门单元的输入端用于接收功能模式选择信号，所述部分积交换电路中包括第三输入端，用于接收所述功能模式选择信号，所述功能模式选择信号用于确定所述数据处理器当前可处理的对应数据运算模式；所述第一改进CSD编码支路用于对接收到的第一数据进行正则有符号数编码处理得到第一目标编码，并根据所述第一目标编码得到第一符号位扩展后的部分积，所述第一选择支路用于从所述第一符号位扩展后的部分积中选择第一目标编码部分积，所述第一改进压缩支路用于对所述第一目标编码部分积进行压缩处理，得到第一目标运算结果，所述第二改进CSD编码支路用于对接收到的第二数据进行正则有符号数编码处理得到第二目标编码，并根据所述第二目标编码得到第二符号位扩展后的部分积，所述第二选择支路用于从所述第二符号位扩展后的部分积中选择第二目标编码部分积，所述第二改进压缩支路用于对所述第二目标编码部分积进行压缩处理，得到第二目标运算结果，所述部分积交换电路用于根据所述功能模式选择信号，控制是否对所述第一符号位扩展后的部分积，以及所述第二符号位扩展后的部分积进行交换处理。

2.根据权利要求1所述的数据处理器，其特征在于，所述第一改进CSD编码单元用于根据接收到的所述功能模式选择信号确定所述第一乘法运算电路当前可处理数据的位宽，并对接收到的所述第一数据进行正则有符号数编码处理，得到第一低位目标编码以及第一高位目标编码，所述第一低位部分积获取单元用于根据接收到的所述第一低位目标编码以及所述第一数据，得到第一符号位扩展后的低位部分积，所述第一低位选择器组单元用于选通所述第一符号位扩展后的低位部分积中的第一数值，所述第一低位与逻辑单元用于根据接收到的所述功能模式选择信号进行与逻辑运算，得到所述第一符号位扩展后的低位部分积中的第二数值，所述第一高位部分积获取单元用于根据接收到的所述第一高位目标编码以及所述第一数据，得到第一符号位扩展后的高位部分积，所述第一高位选择器组单元用于选通所述第一符号位扩展后的高位部分积中的第三数值，所述第一高位与逻辑单元用于根据接收到的所述功能模式选择信号进行与逻辑运算，得到所述第一符号位扩展后的高位部分积中的第四数值。

3.根据权利要求2所述的数据处理器，其特征在于，所述第一改进CSD编码支路中的第一改进CSD编码单元包括：第一数据输入端口、第一模式选择信号输入端口以及第一目标编码输出端口；所述第一数据输入端口用于接收所述第一数据，所述第一模式选择信号输入端口用于接收所述功能模式选择信号，所述第一目标编码输出端口用于输出对所述第一数据进行正则有符号数编码处理后，得到的所述第一低位目标编码和所述第一高位目标编码。