[发明专利]一种分数频全数字锁相环及其控制方法

说明书

本发明提供一种分数频全数字锁相环和一种分数频全数字锁相环的控制方法。所述方法包含：S1、分数频控制器根据外部分数频控制字生成延时控制字、分频比控制字、整数频率控制字和分数频率控制字；S2、时钟产生与控制电路根据参考时钟、频率控制字产生时钟信号ckr；S3、数字时间转换器根据ckr、延时控制字生成低频时钟信号；S4、反馈信号产生电路根据分频比控制字和数控振荡器生成的高频时钟信号ckv输出反馈信号fb；S5、鉴相器生成ckr和fb的相位误差数字信号phe；S6、辅助频率锁定环路根据整数频控制字、分数频控制字、低频时钟信号输出控制信号ftl，数控振荡器根据ftl与phe的加和更新ckv。

技术领域

本发明涉及集成电路设计技术领域，具体地涉及一种分数频全数字锁相环及其控制方法。

背景技术

全数字锁相环采用数字电路实现环路控制，因此具有高度的设计与实现灵活性，便于与其他片上系统集成，能够随着集成电路制造工艺的发展取得更好的性能，因此具有非常广泛的应用。然而在传统结构的分数频全数字锁相环中，由于分数量化误差的存在，鉴相器输入的时钟信号之间相位误差变化范围非常大，对时间数字转换器的设计复杂度，功耗和误差控制要求非常高。为了缩小时间数字转换器输入相位误差范围，可以在参考时钟或反馈时钟上增加延时，补偿分数量化误差的延时。数字时间转换器设计难度低于时间数字转换器，容易实现较高精度，这一方法在分数频数字锁相环中应用非常广泛。

延时补偿的控制通常基于ΔΣ调制器(DSM)和数字时间转换器(DTC)，其中数字时间转换器的输出延时时间范围通常由ΔΣ调制器的结构决定。若使用更高阶数的调制器，以便提高随机性，抑制量化误差和数字时间转换器非线性引起的锁相环输出分数杂散，数字时间转换器的输出延时时间范围也会增加。通常，如使用一阶调制器，时间数字调制器需要输出延时时间范围为Tckv，其中Tckv为振荡器输出时钟的目标周期；如使用二阶调制器，输出延时时间范围变为(2Tckv)。更大的输出延时时间范围对数字时间转换器的设计难度，功耗，面积，线性度和噪声都提出了更高的要求，限制了锁相环的能效和性能。

为了缓解输出延时时间范围对数字时间转换器的设计要求，电路设计者通常不得不采用折衷的方法，如采用低阶数的调制器，甚至不适用调制器，牺牲分数杂散性能；使用分辨率更大的数字时间转换器，以便得到更大范围的输出延时时间，牺牲线性度，造成严重的分数杂散问题；在线性度较差的数字时间转换器输出加入抖动(dither)，将特定频率的分数杂散转换为分布在整个频谱范围内的噪声，使得锁相环噪声性能恶化。近期有研究者通过利用时钟下降沿的方式，减小需要的数字时间转换器输出延时时间范围，但这一方法要求时钟信号严格满足50％的占空比，因此需要精密的占空比校正电路，提高了设计的复杂度和功耗，而在锁相环中同时工作的环路可能引入额外的相位噪声或误差，导致环路工作的不稳定。

发明内容

本发明的目的是提供一种分数频全数字锁相环及其控制方法，针对传统分数频全数字锁相环对数字时间转换器输出延时时间范围的要求，根据锁相环自身工作的特点，通过使用窄范围的数字时间转换器来控制分数频全数字锁相环。本发明通过调整数字时间转换器输入延时控制字(dcw)和锁相环频率控制字(fcw_frac、fcw_int)，将数字时间转换器的输出延时范围缩减至单个Tckv(数控振荡器目标输出时钟周期)，而无需考虑具体调制器的阶数。

为了达到上述目的，本发明提供一种分数频全数字锁相环，包含：

时钟产生与控制电路CTRL，用于根据输入的参考时钟ref、整数频控制字fcw_int、分数频控制字fcw_frac，产生所述锁相环正确工作所需的时钟信号ckr；

分数频控制器FRAC CTRL，用于根据输入的外部分数频控制字fcwin_frac，生成延时控制字dcw，分频比控制字div，整数频控制字fcw_int和分数频控制字fcw_frac；