[发明专利]一种堆叠纳米线或片环栅CMOS器件的制备方法

说明书

本发明公开了一种堆叠纳米线或片环栅CMOS器件的制备方法，包括如下步骤：沿第一方向，在半导体衬底上形成若干鳍状结构；其中，鳍状结构包括鳍部，以及位于鳍部上交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构；沿第二方向，在若干鳍状结构上形成牺牲栅、侧墙和源/漏区；去除牺牲栅；并选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构，以及P阱区上的第二材料刻蚀结构；对剩余第一材料刻蚀结构和第二材料刻蚀结构进行形貌调整处理，形成P阱区的第一沟道区和N阱区的第二沟道区；对第一沟道区和第二沟道区进行钝化处理，形成界面钝化层；在界面钝化层上形成栅极介质层和栅极。实现对N/PMOS分别对应不同导电沟道的CMOS器件制备，提高器件性能。

技术领域

本发明涉及半导体制备技术领域，具体涉及一种堆叠纳米线或片环栅CMOS器件的制备方法。

背景技术

随着器件特征尺寸进入到5纳米技术节点，小尺度量子效应造成迁移率退化，以及器件不断微缩带来的应变工程出现饱和效应，使得器件的性能随着器件尺寸的微缩，而逐步退化；SiGe或Ge高迁移率材料因具有更高的载流子迁移率，成为了新型三维器件研究的热点。

但是，若采用Ge基制备NMOS器件，则存在界面态较差、源漏接触电阻高、N型杂质固浓度低以及扩散快等问题；因此SiGe或Ge高迁移率材料一般作为PMOS器件的导电沟道；而NMOS器件采用应变Si、较低Ge含量的SiGe或Ⅲ-Ⅴ族材料制备导电沟道；现有的堆叠纳米线或片环栅CMOS器件的制备方法难以实现对N/PMOS分别对应不同导电沟道的CMOS器件的制备。

发明内容

为了克服现有的堆叠纳米线或片环栅CMOS器件的制备方法难以实现对N/PMOS分别对应不同导电沟道的CMOS器件制备的技术问题，本发明提供一种堆叠纳米线或片环栅CMOS器件的制备方法。

本发明所述的堆叠纳米线或片环栅CMOS器件的制备方法，包括如下步骤：

沿第一方向，在半导体衬底上形成若干鳍状结构；其中，鳍状结构包括鳍部，以及位于鳍部上交替堆叠的第一材料刻蚀结构和第二材料刻蚀结构，半导体衬底包括N阱区和P阱区；

沿第二方向，在若干鳍状结构上形成牺牲栅，以及牺牲栅两侧的侧墙；并在侧墙两侧的鳍状结构上刻蚀并生长源漏延伸层，形成源/漏区；

去除牺牲栅；并选择性去除位于栅极区域内的N阱区上的第一材料刻蚀结构，以及P阱区上的第二材料刻蚀结构；仅保留N阱区的第二材料刻蚀结构，以及P阱区的第一材料刻蚀结构；

对P阱区的第一材料刻蚀结构，以及N阱区的第二材料刻蚀结构进行形貌调整处理，形成P阱区的第一沟道区，以及N阱区的第二沟道区；

对第一沟道区和第二沟道区进行钝化处理，形成界面钝化层；

在界面钝化层上形成栅极介质层和栅极。

优选地，在半导体衬底上形成若干鳍状结构的步骤包括：

提供半导体衬底；

在半导体衬底上形成交替堆叠的第一材料层和第二材料层；第一材料层为Si_1-xGe_x，第二材料层为Si_1-yGe_y；其中，0≤x≤0.7，0.4≤y≤1；

沿所述第一方向，在半导体衬底上形成鳍部、第一材料刻蚀结构和第二材料刻蚀结构。

优选地，在形成鳍状结构后，并在形成牺牲栅前，还包括步骤：

在已形成的结构上沉积浅槽隔离；

对已形成的结构进行低温退火处理；并对浅槽隔离依次进行平坦化处理和腐蚀处理，露出鳍状结构。