[发明专利]一种基于FPGA的高速数据采集系统及方法

权利要求书

1.一种基于FPGA的高速数据传输采集系统，其特征在于，所述系统包括数据接收模块、DDR缓存模块和数据上传模块；所述DDR缓存模块包括环形缓冲区、写指针和读指针；所述环形缓冲区存储数据，写指针指向环形缓冲区写入数据后的位置，读指针指向环形缓冲区读出数据后的位置；

所述数据接收模块，用于接收网络数据包，对数据包解析后写入环形缓冲区，同步修改写指针的位置；当写指针和读指针的差值达到预先设定的数据量后，向所述数据上传模块发送读数据的指令；

所述数据上传模块，用于当接收到读数据的指令时，读取环形缓冲区的读指针和写指针之间的数据，上传至上位机，并同步修改读指针的位置。

2.根据权利要求1所述的系统，其特征在于，所述数据接收模块包括XGMII核接口、FIFO、AXI总线、MIG核和计数器；

所述XGMII核接口，用于接收网络数据包，通过FPGA解析二层网络协议得到前导码指示信号及当前包结束信号，将每个数据包的有效数据写入FIFO；

所述FIFO，用于将经过跨时钟域处理的数据输出至AXI总线；AXI总线通过突发设置将FIFO的数据转发至MIG核；

所述MIG核，用于将数据写入环形缓冲区；

所述计数器，用于对AXI总线突发次数进行计数，同步修改写指针的位置。

3.根据权利要求1所述的系统，其特征在于，初始状态时，所述读指针和写指针均在环形缓冲存区的起始位置；修改时，读指针和写指针沿着环形缓冲区的同一个方向进行转动。

4.根据权利要求3所述的系统，其特征在于，所述预先设定的数据量为256K、512K或2M。

5.根据权利要求3所述的系统，其特征在于，所述数据上传模块包括PCIE核和DMA控制器；所述DMA控制器，用于当接收到读数据的指令时，通过PCIE核读取环形缓冲区的读指针和写指针之间的数据，上传至上位机。

6.根据权利要求5所述的系统，其特征在于，所述系统还包括：计时器，用于实时监控XGMII核接口是否有新的数据输入，当有新的数据输入时清零；当计时值超过预设时间时，则向所述数据上传模块发送读数据的指令；DMA控制器通过PCIE核读取环形缓冲区的剩余数据，上传至上位机。

7.一种基于FPGA的高速数据传输采集系方法，基于权利要求2-6之一的系统实现，所述方法包括：

所述数据接收模块接收网络数据包，对数据包解析后写入环形缓冲区，计数器对AXI总线突发次数进行计数，同步修改写指针的位置；

当写指针和读指针的差值达到预先设定的数据量后，向所述数据上传模块发送读数据的指令；

当所述数据上传模块接收到读数据的指令时，读取环形缓冲区的读指针和写指针之间的数据，上传至上位机，并同步修改读指针的位置。

8.根据权利要求7所述的方法，其特征在于，所述方法还包括：

系统各模块初始化；

设置AXI总线突发模式；

所述读指针和写指针均设置在环形缓冲存区的起始位置。

9.根据权利要求8所述的方法，其特征在于，所述数据接收模块接收网络数据包，对数据包解析后写入环形缓冲区，具体包括：

当XGMII核接口接收到数据包，其传输输出使能为1，则FIFO写使能置1，开始向FIFO传送数据，FIFO输入位数以网口数据单位为准，当达到AXI总线设置的突发次数后，读使能置1，AXI总线开始读取FIFO中的数据，并通过MIG核传输至环形缓冲区。

10.根据权利要求9所述的方法，其特征在于，所述方法还包括：当计时器的计时值超过预设的时间时，则发送读数据的指令；DMA控制器通过PCIE核，读取环形缓冲区的剩余数据，上传至上位机。