[发明专利]测试图案产生系统及方法

说明书

本揭露的实施例提供用于产生测试图案的系统和方法。在不同实施例中，系统和方法利用机器学习使其符合特定于半导体制程或特殊元件型态的设计规则。一种测试图案产生系统，包含测试图案产生电路，其在使用时包括以下步骤：接收杂讯影像；根据杂讯影像产生图案影像；以及根据图案影像产生测试图案，测试图案由电子元件设计布局的复数个几何形状所表示，其中电子元件设计布局不具有设计规则检查错误。

技术领域

本揭露是关于一种产生测试图案的系统及方法。

背景技术

在电子电路设计制程中，一个或多个电子设计自动化(electronic designautomation；EDA)工具可被用于设计、优化，及确认半导体元件设计，诸如半导体晶片中的电路设计。在布置中，布置工具可根据由电路设计者所给定的电路设计产生布置布局(layout)。此给定的电路设计可包括，例如，电路设计信息如接线图(electricaldiagrams)、电路设计的高阶电子描述(high level electrical description)、整合设计网表(synthesized circuit netlist)，或类似者。布置布局包括半导体元件中不同电路元件的物理位置信息。在布置完成后，可执行时钟树整合(clock-tree synthesis)及绕线(routing)。在绕线时，导线或内连接可被形成以连接布置布局中的不同电路元件。

电子元件的布局(例如:在布置或绕线之后)可被检测是否一致于不同设计规则、设计说明书，或类似者。例如，电子元件设计可被检测是否违背不同设计规则检查(designrule check；DRC)。设计规则检查用于确认电子元件的物理布局是否满足一组设计规则。设计规则可能是规范特定的半导体制程，而在一些案例中则是规范经设计的特殊形态的电路。设计规则可提供布局中不同电路元件的尺寸和布置的几何限制，其可透过具有对应于半导体元件的不同特征的特殊几何形状的单元(cell)来表示，包括，例如，扩散层、多晶硅层、金属层，及/或层间的内连接。例如，设计规则可规范布局的单元的最大尺寸或最小尺寸(例如:最小宽度、最小面积等等)。此外，设计规则也可规范布局的单元之间的特定间距(例如:最小间距)。

设计规则检查可通过设计规则检查工具执行，其典型透过接收输入的布局(例如:代表要被检查的电子元件布局的电子布局文件)，其可为任何格式，例如GDSII标准格式(下用GDS代称)。设计规则检查工具亦透过接收输入的设计规则目录，其可规范要用于生产的半导体制程。根据这些输入，设计规则检查工具可产生设计规则违背的报告，或是设计规则检查错误报告，其可用于调整电子元件设计以修正设计规则检查错误。

设计规则检查工具所执行的特殊制程的设计规则的目录或组，可称为规则集(rule deck)或是设计规则检查集。在发展用于制成的设计规则检查集时，一组布局测试案例或是测试图案可用于校验设计规则检查集的功能性或是准确性。例如，测试图案可用于校验当设计规则检查工具执行设计规则以确认电子元件设计时，设计规则是否准确地侦测到计规则检查错误。规则检查工具所执行的计规则检查集和测试图案一般而言是人工产生。

发明内容

根据本揭露的部分实施例，一种测试图案产生系统，包含测试图案产生电路，其在使用时包括以下步骤：接收杂讯影像；根据杂讯影像产生图案影像；以及根据图案影像产生测试图案，测试图案由电子元件设计布局的复数个几何形状所表示，其中电子元件设计布局不具有设计规则检查错误。

根据本揭露的部分实施例，一种测试图案产生方法包含通过测试图案产生电路，接收杂讯影像，杂讯影像以随机杂讯表示；通过测试图案产生电路，根据接收到的杂讯影像产生图案影像；以及通过测试图案产生电路，根据图案影像产生测试图案，测试图案由电子元件设计布局的复数个几何形状所表示，其中电子元件设计布局不具有设计规则检查错误。