[发明专利]暂态电压抑制元件

说明书

本发明提供一种暂态电压抑制元件，其包括具有第一导电型的基底、具有第二导电型的第一井区、第一阳极、第一阴极以及第一触发节点。第一井区位于基底中。第一阳极位于第一井区外的基底中，且包括具有第二导电型的第一掺杂区。第一阴极位于第一井区中且包括：具有第二导电型的第二掺杂区；以及位于第二掺杂区与第一掺杂区之间的具有第一导电型的第三掺杂区。第一触发节点位于第一阳极与第一阴极之间，且包括：位于基底中的具有第一导电型的第四掺杂区；以及至少部分位于第一井区中且位于第四掺杂区与第三掺杂区之间的具有第二导电型的第五掺杂区。本发明提供之暂态电压抑制元件可缩小元件面积、提升静电放电耐受度并降低接面电容。

技术领域

本发明涉及一种集成电路，尤其涉及一种暂态电压抑制元件。

背景技术

一般而言，电子产品很容易受到突如其来且无法控制的静电放电(ElectroStaticDischarge，ESD)的冲击，而造成电子产品受到伤害而无法复原的问题。目前，对于电子产品的静电放电或突波问题，使用暂态电压抑制器(Transient Voltage Suppressor，TVS)是较为有效的解决方法。

随着科技的进步，各类电子产品皆朝向高速、高效能、且轻薄短小的趋势发展。在此趋势下，暂态电压抑制器对于静电放电与突波的防护能力受到元件尺寸的缩小而随之变弱，故无法承受较大功率的能量。因此，如何在有限的布局面积下提升元件对于静电放电的防护能力将成为重要的一门课题。

发明内容

本发明提供一种暂态电压抑制元件，可缩小元件面积、提升静电放电耐受度、调整崩溃电压或触发电压并降低接面电容。

本发明提供一种暂态电压抑制元件，其包括具有第一导电型的基底、具有第二导电型的第一井区、第一阳极、第一阴极以及第一触发节点。第一井区位于基底中。第一阳极位于第一井区外的基底中，且包括具有第二导电型的第一掺杂区。第一阴极位于第一井区中且包括：具有第二导电型的第二掺杂区；以及位于第二掺杂区与第一掺杂区之间的具有第一导电型的第三掺杂区。第一触发节点位于第一阳极与第一阴极之间，且包括：位于基底中的具有第一导电型的第四掺杂区；以及至少部分位于第一井区中且位于第四掺杂区与第三掺杂区之间的具有第二导电型的第五掺杂区。

在本发明的一实施例中，第一触发节点为电性浮置。

在本发明的一实施例中，第四掺杂区与第五掺杂区在同一扩散区中，且均邻近基底的表面。

在本发明的一实施例中，第四掺杂区的掺杂浓度大于等于第五掺杂区的掺杂浓度。

在本发明的一实施例中，部分第四掺杂区位于第五掺杂区中。

在本发明的一实施例中，第一阴极还包括具有第一导电型的第六掺杂区，且第二掺杂区位于第六掺杂区与第三掺杂区之间。

在本发明的一实施例中，第一阴极还包括具有第二导电型的第七掺杂区，且第七掺杂区位于第二掺杂区以及第三掺杂区下方。

在本发明的一实施例中，第一触发节点还包括具有第一导电型的第二井区，位于第四掺杂区下方的基底中。

在本发明的一实施例中，第二掺杂区与第三掺杂区接触且为同电位。

在本发明的一实施例中，暂态电压抑制元件为以第一掺杂区第二掺杂区为中心轴的镜像结构。