[发明专利]一种阻抗控制电路及装置

说明书

本发明提供一种阻抗控制电路，通过第一偏置电路和IO端接阻抗电路；第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；参考电阻通过第一IO端口与第二偏置电路连接；第一偏置输出VBN和第二偏置输出VBP分别与IO端接阻抗电路连接；IO端接阻抗电路包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，第二IO端口的端接阻抗与传输线的特征阻抗匹配。在某些实施过程中，只需外围连接一个参考电阻，可高精度、高稳定度、高实时效地实现多个IO端口的端接阻抗与传输线的特征阻抗匹配，包括串联端接和并联端接，无需占用系统宝贵的时钟资源，同时减少芯片面积。

技术领域

本实施例涉及但不限于集成电路设计领域，具体而言，涉及但不限于一种阻抗控制电路及装置。

背景技术

在现有技术的超大规模集成电路(VLSI)中，时钟是很重要的信号，控制着数据处理和传送的速率。比如在现场可编程门阵列(FPGA)应用领域，随着FPGA规模变得越来越大，系统时钟速度也变得越来越快。而由于时钟边沿速率更快，保持信号完整性成为一个严峻的问题。印刷电路板的设计和生产变得更加困难。印刷电路板必须通过适当的端接，使得器件IO阻抗与传输线的特征阻抗匹配，以避免反射。

现有技术中通过在器件IO处增加电阻，使驱动器、接收器或发送器的阻抗与传输线的特征阻抗匹配；如图1所示，采用串联端接方式时，传输线的特征阻抗为50欧姆，则在驱动器串联一个50欧姆电阻，实现驱动器的输出阻抗与传输线的特征阻抗相匹配，避免反射，保证了信号完整性。，然而，随着器件IO数量的增加，外围的端接电阻数量也增加，同时增加了基板的面积。除了提高了生产成本外，在一些尺寸要求严格的场合中，应用是无法实现的。

另外，如图2所示，若采用并联端接方式，传输线的特征阻抗为50欧姆，在接收器和发送器的两个100欧姆电阻，其中一个电阻端接到电源，另一个电阻端接到地，等效于端接一个50欧姆电阻到VDD/2，实现了接收器和发送器的阻抗与传输线的特征阻抗相匹配，避免反射，保证了信号完整性。但在并联端接电路中，由于电阻一直连接电源到地，不能关断，这增加待机模式下的功耗。

发明内容

本实施例提供的一种阻抗控制电路及装置，主要解决的技术问题是：现有的端接电路中外围的端接电阻数量随器件IO数量的增加而增加，导致基板的面积大和生产成本高。

为了解决上述技术问题，本实施例提供一种阻抗控制电路，包括：

第一偏置电路和IO端接阻抗电路；

所述第一偏置电路包括参考电阻、第一IO端口和第二偏置电路；所述第二偏置电路包括第一偏置输出VBN和第二偏置输出VBP；所述参考电阻通过所述第一IO端口与所述第二偏置电路连接；所述第一偏置输出VBN和所述第二偏置输出VBP分别与所述IO端接阻抗电路连接；

所述IO端接阻抗电路包括K(K为大于等于1的整数)个第二IO端口；通过串联端接或并联端接，所述第二IO端口的端接阻抗与传输线的特征阻抗匹配。

可选的，所述第一偏置电路包括第一负反馈环路和第二负反馈环路；所述第一负反馈环路产生所述第一偏置输出VBN；所述第二负反馈环路产生所述第二偏置输出VBP。

可选的，所述第一负反馈环路包括：第一单级放大电路AN和第一运算放大器OPN；所述第一单级放大电路AN包括第一NMOS和所述参考电阻；所述第一单级放大电路AN的输出为所述第一运算放大器OPN的同相输入，所述第一运算放大器OPN的输出为所述第一单级放大电路AN的输入；所述第一负反馈环路稳定时，所述第一NMOS的等效阻抗值与所述参考电阻相等；