[发明专利]移动NAND奇偶校验信息技术

说明书

本发明涉及移动NAND奇偶校验信息技术。在一些实例中揭示用于处理具有有限高速缓冲存储器的非易失性存储器装置的奇偶校验数据的技术。在某些实例中，用户数据可以数据条带被编程到所述非易失性存储器装置的所述非易失性存储器中，且可计算所述非易失性存储器装置的有限容量高速缓冲存储器内的每一个别数据条带的奇偶校验信息。当编程额外数据条带时，所述个别奇偶校验信息可在所述非易失性存储器的交换块与所述有限容量高速缓冲存储器之间交换。

技术领域

本发明涉及移动NAND奇偶校验信息技术。

背景技术

存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多 不同类型的存储器，包含易失性及非易失性存储器。

易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)以及其它存储器。

非易失性存储器可在未通电时保持经存储数据，且包含快闪存储器、只读存储器(ROM)、电可擦除可编程ROM(EEPROM)、静态RAM(SRAM)、可擦除可编程ROM (EPROM)、电阻可变存储器，例如相变随机存取存储器(PCRAM)、电阻随机存取存储器 (RRAM)、磁阻随机存取存储器(MRAM)或3D Xpoint^TM存储器以及其它存储器。

对于广泛范围的电子应用，快闪存储器用作非易失性存储器。快闪存储器装置通常 包含一晶体管、浮动栅极或电荷俘获存储器单元的一或多个群组，其允许高存储器密度、 高可靠性及低功耗。

两种常见类型的快闪存储器阵列架构包含NAND及NOR架构，以每一者的基本存 储器单元配置以其布置的逻辑形式命名。存储器阵列的存储器单元通常布置于矩阵中。 在实例中，阵列的行中的每一浮动栅极存储器单元的栅极耦合到存取线(例如，字线)。 在NOR架构中，阵列的列中的每一存储器单元的漏极耦合到数据线(例如，位线)。在 NAND架构中，阵列的串中的每一存储器单元的漏极一起串联(源极到漏极)耦合于源极 线与位线之间。

NOR及NAND架构半导体存储器阵列通过解码器存取，所述解码器通过选择耦合 到特定存储器单元的栅极的字线激活特定存储器单元。在NOR架构半导体存储器阵列 中，一旦激活，所选择的存储器单元就将其数据值置放在位线上，从而取决于以其编程 特定单元的状态导致不同电流流动。在NAND架构半导体存储器阵列中，高偏置电压施 加于漏极侧选择栅极(SGD)线。耦合到每一群组的未经选择存储器单元的栅极的字线以 指定通过电压(例如，Vpass)驱动以将每一群组的未经选择存储器单元作为传递晶体管进 行操作(例如，以未受其经存储数据值约束的方式传递电流)。接着，电流通过每一串联 耦合的群组从源极线流到位线，仅受每一群组的所选择的存储器单元约束，从而将所选 择的存储器单元的当前经编码数据值置放在位线上。

NOR或NAND架构半导体存储器阵列中的每一快闪存储器单元可经个别地或共同地编程到一或数个经编程状态。举例来说，单电平单元(SLC)可表示两种经编程状态(例如，1或0)中的一者，从而表示一个数据位。

然而，快闪存储器单元还可表示两种以上经编程状态中的一者，从而允许制造更高 密度的存储器而不增加存储器单元的数目，这是因为每一单元可表示一个以上二进制数 字(例如，一个以上位)。此类单元可称为多状态存储器单元、多数字单元或多电平单元(MLC)。在某些实例中，MLC可指代每单元可存储两个数据位(例如，四种经编程状态 的一者)的存储器单元，三电平单元(TLC)可指代每单元可存储三个数据位(例如，八种经 编程状态中的一者)的存储器单元，且四电平单元(QLC)每单元可存储四个数据位。MLC 在本文在其更广泛上下文中用于可指代每单元可存储一个以上数据位的任何存储器单 元(即，其可表示两种以上经编程状态)。