[发明专利]管理向微处理器提供诸如指令的信息的方法和对应的系统

说明书

本公开的各实施例涉及管理向微处理器提供诸如指令的信息的方法和对应的系统。处理器与存储器组进行交互，存储器组包括高速缓存存储器、至少存储第一信息组中的第一信息片段的第一存储器，以及至少存储第二信息组中的第二信息片段的第二存储器。响应于第一高速缓存未命中并且在处理器对第一信息片段的第一请求之后，将从第一存储器获得的第一信息片段提供给处理器。在处理器对第二信息片段的第二请求之后，将从第二存储器获得的第二信息片段提供给处理器，即使当前正在从第一存储器传送第一信息组以将其加载到高速缓存中。

相关申请的交叉引用

本申请要求2018年09月26日提交的法国专利申请号1858771的优先权，其内容在法律允许的最大范围内通过引用以其整体并入本文。

技术领域

本公开的实施例和应用涉及处理器，尤其涉及对向这些处理器提供信息(例如指令)的管理，特别是在将由处理器执行的软件的一部分位于外部存储器中时，并且软件的该部分将被存储在高速缓存存储器中以优化执行时间。

背景技术

当一行指令(其包含处理器所请求的前面的指令并且被存储在外部存储器中)被加载以存储在高速缓存存储器中时，需要避免对位于另一个存储器(例如内部闪存)中的一组指令(例如中断程序)的执行时间产生不利影响。

发明内容

根据一个方面，提出了一种用于管理向处理器的提供信息的方法。术语“信息”将在非常广泛的意义上解释，例如包括指令，但可能还包括这些指令所需的信息，诸如表示源代码中的固定值的符号(通常被称为“常量”)。

处理器与存储器组进行交互，存储器组包括高速缓存存储器、第一存储器(例如外部存储器)和第二存储器(例如，诸如闪存的内部存储器)，第一存储器至少存储第一信息组内的第一信息片段(例如指令)，第二存储器至少存储第二信息组内的第二信息片段(例如中断程序的一个或多个指令)。

信息组可以包括通常以多个字组织的多个位，例如，每个组有64位的四个字。

取决于用于存储该信息组的存储器的技术，该组可以例如占据该存储器中的行的一部分、整个行或多个行。

本文描述的一个方法方面包括，在第一高速缓存未命中之后，在来自处理器的对第一信息片段的第一请求之后，执行从第一存储器获得的第一信息片段到处理器的第一供给。然后，在来自处理器的对第二信息片段的第二请求之后，方法包括：执行从第二存储器获得的第二信息片段到处理器的第二供给，即使第一信息组在从第一存储器传送以将其加载到高速缓存存储器中的过程中。

因此，即使该第一信息组的传输花费了给处理器计时的时钟信号的数百个周期，中断程序也可以实时执行。

到高速缓存存储器中的加载通常被执行到本技术领域中通常称为“高速缓存行”的该高速缓存存储器的位置中。该高速缓存行包括旨在存储一组比特的一组存储器位置，并且表示不可分割的元素，该元素将被访问以便确定是否存在高速缓存未命中，或者以便在高速缓存未命中之后，将从另一个存储器获得的新的一组比特存储在其中。

根据所使用的技术和高速缓存行的大小，高速缓存存储器可以包括单个随机存取存储器或可并行访问的多个随机存取存储器，并且高速缓存行可以位于单个随机存取存储器的一行的一部分、一行或多个行中，或者可以位于多个随机存取存储器的多个行中。

第二信息片段所在的第二信息组可以旨在或可以不旨在被存储在高速缓存存储器中；换句话说，它可以是“可高速缓存的”或“不可高速缓存的”。

如果第二信息片段旨在被存储在高速缓存存储器中(也就是说，如果它是可高速缓存的)，则方法包括在第二请求之后的第二高速缓存未命中。换句话说，从第二存储器获得的第二信息片段的供给跟随高速缓存未命中。