[发明专利]一种高速光电混合互连通道阶梯阻抗设计方法

说明书

本发明提供一种高速光电混合互连通道阶梯阻抗设计方法，涉及PCB设计技术领域，该方法包括以下步骤：S1：获取光缆内端接阻抗；S2：获取传输通道阻抗差异阈值；S3：确定芯片端接阻抗；S4：确定电互连通道阻抗；S5：确定光互连通道印制线阻抗。本发明一种高速光电混合互连通道阶梯阻抗设计方法综合光缆端接阻抗、芯片端接阻抗、传输通道印制线阻抗、传输通道反射和损耗，分别优化确定电互连通道和光互连通道阻抗，在传输通道允许的反射范围内，可以有效降低电互连通道损耗，延长电互连通道传输距离。

技术领域

本发明涉及PCB设计技术领域，

尤其是，本发明涉及一种高速光电混合互连通道阶梯阻抗设计方法。

背景技术

随着高速串行信号传输速率的不断提高，高性能网络系统一般在短距离传输使用电互连传输，机柜间长距离传输使用光缆传输，这就要求网络插件板同时支持电与光缆互连传输。10Gbps以上速率高速信号一般采用差分信号传输，其质量主要通过信号完整性方法分析，主要的信号完整性问题包括反射、损耗、串扰等。损耗是由于印制线金属电阻特性与介质非完全绝缘造成的信号能量损失；反射是指信号流经传输通道阻抗发生改变的地方便发生反射，造成波形失真。传输通道的反射与损耗都与印制线阻抗设计相关。

文献【光模块中刚柔线路板电连接宽带阻抗匹配研究，2017，半导体光电，38（5），699-704】研究了线缆焊接处的阻抗设计，提出为减小信号反射，单端信号传输通道上印制线阻抗一般设计为50欧姆，差分信号印制线阻抗设计为100欧姆；文献【高速串行接口接收端阻抗校正电路设计，2015，微电子学与计算机，32（12），54-58】提出差分信号传输的芯片内端接阻抗可通过电路配置，通道配置为100欧姆。因光缆内标准信号端接为100欧姆阻抗，为减小信号反射，插件板上电通道和光通道的传输线阻抗一般都使用100欧姆阻抗设计。

然而，光电互连通道阻抗都采用100欧姆阻抗的设计方法仅考虑降低传输通道反射，没有将传输通道信号反射与损耗综合起来考虑。

所以，如何设计一种合理的高速光电混合互连通道阶梯阻抗设计方法，成为我们当前急需要解决的问题。

发明内容

本发明的目的在于提供一种综合光缆端接阻抗、芯片端接阻抗、传输通道印制线阻抗、传输通道反射和损耗，分别优化确定电互连通道和光互连通道阻抗，在传输通道允许的反射范围内，可以有效降低电互连通道损耗，延长电互连通道传输距离的高速光电混合互连通道阶梯阻抗设计方法。

为达到上述目的，本发明采用如下技术方案得以实现的：

一种高速光电混合互连通道阶梯阻抗设计方法，该方法包括以下步骤：

S1：获取光缆内端接阻抗；

S2：获取传输通道阻抗差异阈值；

S3：确定芯片端接阻抗；

S4：确定电互连通道阻抗；

S5：确定光互连通道印制线阻抗。

作为本发明的优选，执行步骤S1时，光缆内端接阻抗为100欧姆。

作为本发明的优选，执行步骤S2时，传输通道阻抗差异阈值不大于10欧姆。

作为本发明的优选，执行步骤S3时，芯片端接阻抗为光缆内端接阻抗加减传输通道阻抗差异阈值。

作为本发明的优选，执行步骤S3时，低阻抗设计的印制线更宽，能够降低印制线损耗，则确定芯片端接阻抗为光缆内端接阻抗减去传输通道阻抗差异阈值。

作为本发明的优选，执行步骤S3时，芯片端接阻抗为90欧姆。

作为本发明的优选，执行步骤S4时，电互连通道两端都是通过芯片端接，所以电互连通道阻抗等于芯片端接阻抗。