[发明专利]多晶硅填充方法、半导体器件制作方法及半导体器件

说明书

本发明提供了一种多晶硅填充方法、半导体器件制作方法及半导体器件，多晶硅沉积和多晶硅刻蚀在同一工艺腔中进行，可以避免在从刻蚀工艺腔转移到沉积工艺腔的过程中多晶硅发生自然氧化，进而避免该自然氧化层导致沟槽中前后两次沉积的多晶硅分层的问题；多晶硅沉积和多晶硅刻蚀在同一工艺腔中进行，还可以避免在从沉积工艺腔转移至刻蚀工艺腔的过程中多晶硅发生自然氧化，进而避免该自然氧化层导致的刻蚀不良问题。且采用含氟的气体刻蚀多晶硅，能使得刻蚀多晶硅后的产物为气体，避免沟槽中积聚不必要的刻蚀副产物而影响下次多晶硅沉积等后续工艺的效果，并避免前后两次沉积的多晶硅出现分层的问题。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种多晶硅填充方法、半导体器件制作方法及半导体器件。

背景技术

屏蔽栅沟槽(Shield Gate Trench，SGT)功率场效应晶体管(MOSFET)器件，是目前最先进的功率MOSFET器件技术，能够同时实现低导通电阻(Rdson)和低栅漏电容(Cgd)，从而同时降低了系统的导通损耗和开关损耗，提高了系统使用效率。

请参考图1，屏蔽栅沟槽功率MOSFET器件的单元结构包括：具有栅极沟槽104的衬底100，形成于栅极沟槽104两侧的衬底100顶层的源区102，形成于源区102下方的衬底100中的阱区101，栅极沟槽104侧壁和底壁长有氧化层105，栅极沟槽104中填充有屏蔽多晶硅(即屏蔽电极)106和栅极多晶硅107，屏蔽多晶硅106和栅极多晶硅107之间也有氧化层105隔离，源区102和栅极多晶硅107的表面上覆盖有层间介质层103，层间介质层103中可以形成有与源区102或栅极多晶硅107电接触的接触插塞(未图示)。

现有的屏蔽栅沟槽功率MOSFET器件中，屏蔽多晶硅106和栅极多晶硅107需要用氧化层105分隔起来，在其制造过程中，需要在栅极沟槽104中沉积屏蔽多晶硅层后，先回刻蚀该屏蔽多晶硅层至合适深度，以形成屏蔽多晶硅106，然后再形成屏蔽多晶硅106和栅极多晶硅107之间的氧化层105，之后再次沉积栅极多晶硅层，并通过化学机械平坦化(CMP)等工艺去除衬底100表面上多余的栅极多晶硅层，以形成栅极多晶硅107。这样就要求在刻蚀屏蔽多晶硅层之前，栅极沟槽104中填充的屏蔽多晶硅层中没有填充缝隙(或者说，空洞)，因为该缝隙，一方面会影响后续形成的屏蔽多晶硅106的形貌和屏蔽性能，影响器件的生产良率及可靠性，另一方面后续形成屏蔽多晶硅106和栅极多晶硅107之间的氧化层105时会由于氧化而挤压栅极沟槽104侧壁上的氧化层105，导致器件可靠性变差。

然而，当采用传统的多晶填充工艺来实现栅极沟槽104中填充的屏蔽多晶硅层没有填充缝隙这一目的时，就要求栅极沟槽104的侧壁做的向外侧倾斜一些，即栅极沟槽104呈上宽下窄的结构，栅极沟槽104的侧壁具有θ<90°的倾斜角度。但是，这种避免填充空洞的方案，会导致单个栅极沟槽104占用更多的芯片面积的问题，且当要求的栅极沟槽104比较深时，还会因栅极沟槽104的侧壁太倾斜而导致栅极沟槽104底部的屏蔽多晶硅106出现尖端的问题，进而导致栅极到源极的耐压Vgs降低以及尖端聚集的电荷造成过大的漏电流的问题。

发明内容

本发明的目的在于提供一种多晶硅填充方法、半导体器件制作方法及半导体器件，无需增大沟槽尺寸，并避免沟槽填充缝隙缺陷。

为实现上述目的，本发明提供了一种多晶硅填充方法，包括：

步骤S11，提供衬底，所述衬底上形成有沟槽；

步骤S12，沉积多晶硅于所述沟槽中，沉积的所述多晶硅将所述沟槽的顶部开口封闭；

步骤S13，采用刻蚀气体刻蚀所述多晶硅，以打开所述沟槽中的填充缝隙；

步骤S14，再次沉积多晶硅于所述沟槽中；

其中，所述步骤S12～步骤S14在同一工艺腔中进行。