[发明专利]一种基于共振隧穿的纳米线晶体管及其制备方法

说明书

一种基于共振隧穿的纳米线晶体管，该纳米线晶体管包括：SOI衬底、隧穿势垒结构、源区、漏区、纳米线、栅极、源电极、漏电极、栅电极和绝缘介质层。隧穿势垒结构位于SOI衬底的埋氧化层上，源区、漏区和纳米线通过刻蚀SOI衬底的顶层硅形成，纳米线位于源区和漏区之间，源区、漏区和纳米线之间不直接连接，通过隧穿势垒结构相连接，绝缘介质层形成于源区、漏区和纳米线表面，栅极形成于纳米线上方的绝缘介质层上，源电极形成于源区上，漏电极形成于漏区上，栅电极形成于栅极上。本发明公开的基于共振隧穿的纳米线晶体管的结构及其制备方法，减小亚阈值斜率，可以实现较大的导通电流和较小的源漏接触电阻。

技术领域

本发明涉及半导体器件制作技术领域，具体涉及一种基于共振隧穿的纳米线晶体管及其制备方法。

背景技术

随着集成电路制造技术的不断进步，金属氧化物半导体场效应晶体管(MOSFET)器件尺寸持续缩小，目前MOSFET技术节点已进入7nm。若维持器件尺寸进一步缩小，则需克服器件原理和工艺上的诸多挑战，如，短沟道效应，PN结的制作等。

无结硅纳米线晶体管制备工艺简单，其源、漏、沟道区统一掺杂，不需要结的制作以缓解了超陡结中离子注入和退火带来的压力。同时，无结硅纳米线晶体管为围栅结构，能够更好的抑制短沟道效应。并且器件制备工艺与传统体硅CMOS工艺兼容，因此逐渐成为研究热点。然而，对于常规的无结硅纳米线晶体管，其输运本质仍然与传统MOSFET一致，其亚阈值斜率要大于60mV/decade，并且无结晶体管关态电流较传统MOSFET关态电流更大，增加了静态功耗。

隧穿晶体管因为依靠量子隧穿进行输运，可以实现很小的关态电流以及小于60mV/decade的亚阈值斜率，但是隧穿晶体管多依靠结构设计实现，结构复杂，难以满足更小技术节点的要求。因此，若能够将两者优势结合，则可以用更简单的工艺制备出更好的性能的器件，非常具有研究价值，但基于隧穿的纳米线晶体管尚未见报道。

发明内容

(一)要解决的技术问题

本发明的目的在于提供一种基于共振隧穿的纳米线晶体管及其制备方法，以实现兼顾隧穿晶体管和纳米线晶体管两者优势的新型器件，实现减小亚阈值斜率，具有较大的导通电流和较小的源漏接触电阻。

(二)技术方案

本发明提供了一种基于共振隧穿的纳米线晶体管，包括：SOI衬底1中除源区3、漏区4、纳米线5之外的部分、双势垒结构2、源区3、漏区4、纳米线5、栅极6、源电极7、漏电极8、栅电极9和绝缘介质层10；

双势垒结构2位于SOI衬底1的埋氧化层上；

源区3、漏区4和纳米线5通过刻蚀SOI衬底1的顶层硅形成；

纳米线5位于源区3和漏区4之间，源区3、漏区4和纳米线5之间不直接连接，通过双势垒结构2相连接；

绝缘介质层10形成于源区3、漏区4和纳米线5表面；

栅极6形成于纳米线5上方的绝缘介质层10上；

源电极7形成于源区3上；

漏电极8形成于漏区4上；

栅电极9形成于栅极6上。

为达上述目的，本发明还提供了一种基于共振隧穿的纳米线晶体管的制备方法，包括：

在SOI衬底1上制作热氧化层，并对热氧化层之下的SOI衬底1进行掺杂；

对热氧化层依次进行电子束曝光、二氧化硅刻蚀，然后对掺杂后的SOI衬底1进行硅刻蚀，露出SOI衬底1的埋氧层，得到纳米沟槽；

对纳米沟槽侧面进行腐蚀，实现侧面原子级的平整；