[发明专利]一种低势垒多量子阱高阻缓冲层外延结构及其制备方法

说明书

本发明公开了一种低势垒多量子阱高阻缓冲层外延结构及其制备方法，包括由下至上层叠设置的衬底、成核层、低势垒多量子阱高阻缓冲层和GaN层；在所述低势垒多量子阱高阻缓冲层中，每个多量子阱周期中包括交替层叠的Al_aGa_1‑aN势阱层和Al_bGa_1‑bN势垒层；在Al_aGa_1‑aN势阱层中0%≤a≤90%，在Al_bGa_1‑bN势垒层中2%≤b≤100%，且2%≤b‑a≤10%。本发明利用低势垒多量子阱中极化电场，耗尽背景载流子浓度实现减小漏电，获得高阻值缓冲层，不但制作方法简单，无需二次外延，而且对反应室无污染，可控性强。

技术领域

本发明涉及半导体器件领域，特别涉及一种低势垒多量子阱高阻缓冲层外延结构及其制备方法。

背景技术

氮化镓基III-V族化合物半导体由于其高禁带宽度、耐高温、热导率高、高击穿场强、电子饱和速率大和化学稳定性好的优点被广泛用于高频、高压、高功率的电力电子器件制作中。由于自发极化强度和压电极化强度差异，氮化镓与AlGaN的异质结界面可以形成高浓度的二维电子气从而形成高电子迁移率场效应晶体管（High Electron MobilityTransistor，HEMT）器件。

在HEMT器件工作时GaN基缓冲层的漏电不仅会恶化器件的夹断性能，减弱栅极对沟道电流的控制能力从而恶化器件的整体性能；与此同时缓冲层中的漏电还会使器件的发热增加和输出特性变差以至于影响到器件的可靠性和使用寿命，因此制备高阻值的GaN基缓冲层漏电一直是高性能HEMT器件性制备的关键外延技术。另外缓冲层的缺陷（位错，杂质等）也会直接影响到HEMT器件的二维电子气迁移率从而影响器件的导通电阻，因此高质量的缓冲层也是提高器件性能的重要指标。

利用金属有机化学气相沉积（MOCVD）设备生长的氮化镓基薄膜材料，由于背景氧杂质、氮空位等缺陷存在，非故意掺杂的本征GaN具有较高的背景电子浓度（10¹⁶-10¹⁷/cm³左右），所以要获得高阻值的GaN基缓冲层必须想办法减少GaN外延材料的背景电子浓度。获得高阻值GaN基外延材料的方法通常可以分为两大类：一类是通过控制在MOCVD外延生长GaN薄膜过程的生长参数（包括反应室气压，生长温度，生长速率，V/III比等），增加外延材料中的p-型杂质数量或电子受主缺陷态密度来补偿背景电子进而获得高阻值GaN基缓冲层；另一种方法是通过在GaN基材料的外延生长中通入含有Fe、Cr、Mg等金属元素的外源掺杂剂在氮化镓的禁带中形成深能级缺陷或提供空穴补偿背景电子，从而获得高阻值的GaN基缓冲层。上述两种方法在获得高阻氮化镓的同时都不可避免的牺牲了材料的晶体质量或引入了具有较强记忆效应的重金属原子降低沟道2DEG的迁移率影响器件的电性。

因此，本发明人对此做进一步研究，研发出一种低势垒多量子阱高阻缓冲层外延结构，本案由此产生。

发明内容

本发明所的目的之一在于提供一种低势垒多量子阱高阻缓冲层外延结构，利用低势垒多量子阱中极化电场，耗尽背景载流子浓度实现减小漏电，获得高阻值缓冲层。

本发明所的目的之二在于提供一种低势垒多量子阱高阻缓冲层外延结构的制备方法，不但制作方法简单，无需二次外延，而且对反应室无污染，可控性强。

为解决上述技术问题，本发明的技术解决方案是：

一种低势垒多量子阱高阻缓冲层外延结构，包括由下至上层叠设置的衬底、成核层、低势垒多量子阱高阻缓冲层和GaN层；