[发明专利]一种用于逐次逼近型模数转换器的失调自校正动态比较器

权利要求书

1.一种用于逐次逼近型模数转换器的失调自校正动态比较器，其特征在于，包括动态比较电路、失调校正电路和时钟控制电路；其中：

所述时钟控制电路用于产生以下三组时钟信号：

时钟信号CAL，用于对失调校正电路进行控制；

时钟信号CALB，用于给失调校正电路中的校正电容进行预充电，使其电压达到共模电平；

时钟信号CLK，用于动态比较电路的复位以及比较阶段的控制；

所述动态比较电路用于对两路差分输入信号inn和inp进行比较，并在时钟信号CLK的控制下逐次产生两路差分比较信号outn和outp；

所述失调校正电路在时钟信号CAL和CALB的控制下进入失调校正模式，根据差分比较信号outn和outp使对应的校正电容进行充放电，通过改变电荷大小来改变电容电压大小，以对动态比较电路进行失调校正；

所述动态比较电路由预放大电路和正反馈锁存结构组成且包含了十三个MOS管M1~M13，其中：MOS管M1的源极接地，MOS管M1的栅极接时钟信号CLK，MOS管M1的漏极与MOS管M2的源极以及MOS管M3的源极相连，MOS管M2的栅极和MOS管M3的栅极分别接差分输入信号inn和inp，MOS管M2的漏极与MOS管M4的漏极、MOS管M6的栅极以及MOS管M12的栅极相连，MOS管M3的漏极与MOS管M5的漏极、MOS管M7的栅极以及MOS管M13的栅极相连，MOS管M4的栅极与MOS管M5的栅极相连并接时钟信号CLK，MOS管M4的源极与MOS管M5的源极相连并接工作电压VDD，MOS管M12的源极与MOS管M10的源极相连并接地，MOS管M13的源极与MOS管M11的源极相连并接地，MOS管M12的漏极与MOS管M10的漏极、MOS管M8的漏极、MOS管M9的栅极以及MOS管M11的栅极相连并输出差分比较信号outn，MOS管M13的漏极与MOS管M11的漏极、MOS管M9的漏极、MOS管M8的栅极以及MOS管M10的栅极相连并输出差分比较信号outp，MOS管M8的源极与MOS管M6的漏极相连，MOS管M9的源极与MOS管M7的漏极相连，MOS管M6的源极与MOS管M7的源极相连并接工作电压VDD；

所述失调校正电路由两个结构完全相同的失调校正模块组成，所述失调校正模块由预充电电路和电容充放电电路组成且包含了两个反相器INV1和INV2、一个与非门、一个与门、两个普通电容C1和C2、一个校正电容、一个可控开关以及五个MOS管M16、M18~M21；其中：与非门的第一输入端接差分比较信号outp，与非门的第二输入端与与门的第一输入端相连并接时钟信号CAL，与门的第二输入端接差分比较信号outn，与非门的输出端与MOS管M19的栅极以及反相器INV1的输入端相连，与门的输出端与MOS管M20的栅极以及反相器INV2的输入端相连，反相器INV1的输出端与MOS管M18的栅极相连，反相器INV2的输出端与MOS管M21的栅极相连，MOS管M18的源极接工作电压VDD，MOS管M18的漏极与电容C1的一端以及MOS管M19的源极相连，电容C1的另一端接地，MOS管M21的漏极与电容C2的一端以及MOS管M20的源极相连，电容C2的另一端与MOS管M21的源极相连并接地，MOS管M19的漏极与MOS管M20的漏极、可控开关的一端、MOS管M16的栅极以及校正电容的一端相连，可控开关的另一端接共模电平，可控开关的控制极接时钟信号CALB，校正电容的另一端接地，MOS管M16的漏极和源极分别作为失调校正模块的两个输出端口O1和O2；其中一个失调校正模块的输出端口O1和O2分别与动态比较电路中MOS管M2的漏极和源极相连，另一个失调校正模块的输出端口O1和O2分别与动态比较电路中MOS管M3的漏极和源极相连；

所述时钟控制电路包括失调电路校正信号产生模块、CLK时钟信号产生模块以及CALB时钟信号产生模块，其中：

所述失调电路校正信号产生模块包括一个与门U1以及一个延时器T1，与门U1的两个输入端分别接差分比较信号outn和outp对应的反相信号out+和out-，与门U1的输出端与延时器T1的输入端相连，延时器T1的输出端产生校正信号clk_calib；

所述CLK时钟信号产生模块包括一个三输入的与门U2、一个同或门、一个或门、一个延时器T2和一个反相器INV3，同或门的两个输入端分别接当前和前一次比较器的输出值，比较器输出值即为反相信号out+和out-输入至RS触发器后的输出Q值，同或门的输出端与反相器INV3的输入端相连，反相器INV3的输出端产生时钟信号OFF，与门U2的三个输入端分别接校正信号clk_calib、时钟信号OFF以及时钟信号CAL，与门U2的输出端与或门的第一输入端相连，或门的第二输入端接外部给定比较器的时钟信号clk，或门的输出端与延时器T2的输入端相连，延时器T2的输出端产生时钟信号CLK；

所述CALB时钟信号产生模块包括两级分频时钟电路，第一级分频时钟电路由多个分频单元级联而成，每个分频单元包含一个D触发器和一个反相器，D触发器的输入端与反相器的输出端相连，D触发器的输出端与反相器的输入端相连并作为分频单元的输出端，D触发器的时钟端作为分频单元的输入端，前一个分频单元的输出端与后一个分频单元的输入端相连，第一个分频单元的输入端接校正信号clk_calib；第二级分频时钟电路包括多个级联的D触发器以及一个反相器INV4，前一个D触发器的输出端与后一个D触发器的输入端相连，第一个D触发器的输入端接高电平，最后一个D触发器的输出端与反相器INV4的输入端相连，反相器INV4的输出端产生时钟信号CALB，各个D触发器的时钟端共连并接第一级分频时钟电路中最后一个分频单元的输出端。