[发明专利]跨芯片维护缓存一致性策略的装置与方法

说明书

本发明提供了一种跨芯片维护缓存一致性策略的装置与方法，能减少跨芯片维护缓存一致性策略时探测信息响应的延时，并且减少芯片间总线上探测信息的带宽。所述装置，包括：第一探测过滤器模块，设置在第一芯片的接口处，用于在监测到第二芯片的第一主设备发送的读所述第一芯片的内存的请求时，若判断获知所述第一芯片的内存的地址存储在所述第二芯片的任一第二主设备的缓存中，则通过所述第二芯片的第二探测过滤器模块向该任一第二主设备发送探测信息，以使该任一第二主设备根据所述探测信息将所述第一芯片的内存的地址写入所述第一主设备的缓存中，其中，所述第一芯片和第二芯片共享内存，所述第一主设备和第二主设备需要维护缓存一致性策略。

技术领域

本发明涉及内存共享技术领域，具体而言，涉及一种跨芯片维护缓存一致性策略的装置与方法。

背景技术

在多处理器系统中，由于共享内存，各个处理器核的缓存存储相同变量的副本。当一个处理器更新缓存中变量的副本时，其他处理器应该知道该变量已更新，即其他处理器中缓存的副本也应该更新或有所记录，为了保证多个处理器访问缓存得到相同数据的策略称为缓存一致性。为了维护缓存一致性向带有缓存设备发出的信息称为探测信息，当探测信息地址在一个设备中命中时，被命中的设备需要返回数据或者改变自身缓存的状态。随着操作系统使用的处理器数量越来越多，处理器可能位于多个芯片上，当位于不同芯片上的处理器共享内存时，不可避免地需要进行芯片之间的缓存一致性操作。

如图1所示共享内存的芯片0和芯片1的硬件框图，图1中芯片0上有两个需要做缓存一致性的主设备CM0和CM1,芯片1上也有两个需要做缓存一致性的主设备CM2和CM3。同时，芯片0和芯片1上各有一个内存内存0、内存1。假设CM1缓存了内存1的地址，当CM0要读内存1地址时，CM0会将读请求发到芯片1上内存1的控制装置DDRC。DDRC发现CM0要访问的地址在CM1中有缓存，那么DDRC会给CM1发探测信息，让CM1把数据写给CM0。从上述进行缓存一致性操作的过程可发现存在以下不足：

1)探测信息跨越了芯片1，因而会增加探测信息响应的延时；

2)跨芯片的探测信息会占用其他数据的带宽，影响整个系统的性能。

发明内容

有鉴于此，本发明的目的在于提供一种跨芯片维护缓存一致性策略的装置与方法，能减少跨芯片维护缓存一致性策略时探测信息响应的延时，并且减少芯片间总线上探测信息的带宽。

第一方面，本发明实施例提供了一种跨芯片维护缓存一致性策略的装置，包括：

第一探测过滤器模块，设置在第一芯片的接口处，用于在监测到第二芯片的第一主设备发送的读所述第一芯片的内存的请求时，若判断获知所述第一芯片的内存的地址存储在所述第二芯片的任一第二主设备的缓存中，则通过所述第二芯片的第二探测过滤器模块向该任一第二主设备发送探测信息，以使该任一第二主设备根据所述探测信息将所述第一芯片的内存的地址写入所述第一主设备的缓存中，其中，所述第一芯片和第二芯片共享内存，所述第一主设备和第二主设备需要维护缓存一致性策略。

第二方面，本发明实施例还提供了一种跨芯片维护缓存一致性策略的装置，包括：

第二探测过滤器模块，设置在第二芯片中，用于接收设置在第一芯片的接口处的第一探测过滤器模块发送的探测信息，并将所述探测信息发送给相应的主设备，记该主设备为第二主设备，以使该第二主设备根据所述探测信息将所述第一芯片的内存的地址写入第一主设备的缓存中，其中，所述第一芯片和第二芯片共享内存，所述第一主设备和该第二主设备为所述第二芯片的需要维护缓存一致性策略的主设备，该第二主设备的缓存中存储有所述第一芯片的内存的地址。

第三方面，本发明实施例还提供了一种跨芯片维护缓存一致性策略的方法，包括：