[发明专利]MOS晶体管及其形成方法

说明书

本发明提供的一种MOS晶体管及其形成方法，所述MOS晶体管的形成方法中，根据得到的栅极结构和间隙壁的AEI CD动态调整离子注入的能量和/或剂量，可以降低不同晶圆上的芯片的饱和电流和阈值电压的均匀性，即，可以降低MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。

技术领域

本发明涉及半导体集成电路领域，特别涉及一种MOS晶体管及其形成方法。

背景技术

随着半导体制造技术以及相关配套技术的不断发展进步，在单位面积内容纳的晶体管数量也不断增加，集成电路集成度越来越高，每个晶体管的尺寸越来越小。因此，在半导体器件向高密度和小尺寸发展的过程中，金属-氧化层-半导体(MOS)器件是主要的驱动力，工作电流和热载流子注入是设计中最为重要的两个参数。

目前MOS晶体管的结构如图1所示，半导体衬底1上依次形成有栅极介电层2、栅极3和金属硅化物4，刻蚀后的栅极介电层2、栅极3和金属硅化物4构成栅极结构，栅极结构两侧的半导体衬底1内形成有浅掺杂源/漏区5，栅极结构两侧形成有间隙壁(spacer)6，在间隙壁6和栅极结构两侧的半导体衬底1内形成有源/漏极7。传统设计中，饱和电流和阈值电压对于源/漏极的离子注入操作极其敏感，在能量和剂量均相同的离子注入操作中，离子束的电流和注入面积的微小变化会对MOS晶体管的饱和电流和阈值电压造成影响，使得不同晶圆之间的MOS晶体管的饱和电流和阈值电压差异都较大，从而影响了具有该MOS晶体管的半导体器件的工作特性。

因此，需要一种MOS晶体管的形成方法，提高不同晶圆上的芯片的饱和电流和阈值电压的均匀性，以降低了MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。

发明内容

本发明解决的问题是提供一种MOS晶体管及其形成方法，提高不同晶圆上的芯片的饱和电流和阈值电压的均匀性，以降低了MOS晶体管的片间差异，从而降低了对具有该MOS晶体管的半导体器件的工作特性的影响。

为了实现上述目的，本发明提供了一种MOS晶体管的形成方法，包括以下步骤：

提供一半导体衬底，所述半导体衬底上形成有栅极结构，形成于所述栅极结构两侧的间隙壁；

得到所述栅极结构和间隙壁的刻蚀后检测关键尺寸；以及

以所述间隙壁为掩模对所述栅极结构和间隙壁两侧的半导体衬底进行离子注入，所述离子注入的能量和/或剂量根据所述刻蚀后检测关键尺寸动态调整，以形成MOS晶体管。

可选的，当所述刻蚀后检测关键尺寸小于设计值中心值时，减少所述离子注入的能量和/或剂量；当所述刻蚀后检测关键尺寸大于设计值中心值时，增加所述离子注入的能量和/或剂量。

进一步的，当离子注入工艺采用的离子为N型掺杂离子时，所述N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15-8E15之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。

进一步的，离子注入工艺包括第一次离子注入工艺和第二次离子注入工艺，当离子注入工艺采用的离子为N型掺杂离子时，所述第一次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E13-1E14之间，所述N型掺杂离子注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°；所述第二次离子注入工艺的N型掺杂离子注入的能量在10Kev-80Kev之间，掺杂剂量在1E15-8E15之间，所述N型掺杂注入时的入射角度为与所述半导体衬底的表面的垂直线的夹角呈0～45°。