[发明专利]一种集成结构的制备方法以及由此得到的铜互连线与介质材料集成结构

说明书

本发明提供一种集成结构的制备方法，包括：S1，在半导体衬底上，沉积一层高分子聚合物，在高分子聚合物的表面形成一层光刻板；S2，通过等离子刻蚀高分子聚合物形成聚合物沟槽，去除光刻板；S3，在聚合物沟槽的壁面覆盖一层金属阻挡层；S4，在聚合物沟槽中填充沉积铜金属以形成铜互连线结构；S5，通过等离子刻蚀将铜金属之间的高分子聚合物全部清除，在铜金属之间形成金属沟槽；S6，在金属沟槽中填充沉积介质材料；S7，在介质材料和铜互连线结构上沉积绝缘材料形成覆盖层。本发明还提供根据上述的制备方法得到的铜互连线与介质材料集成结构。本发明通过在聚合物沟槽中填充铜金属，避免直接对介质材料进行刻蚀所引起的沟槽表面缺陷。

技术领域

本发明涉及集成电路结构，更具体地涉及一种集成结构的制备方法以及由此得到的铜互连线与介质材料集成结构。

背景技术

在超大规模集成电路制造中，为了解决器件特征尺寸不断缩小引起的电路中电阻电容延迟效应，大马士革和双大马士革工艺采用了铜作为互连线导线，低/超低介电常数介电质作为金属间介质层。这种铜互连线制程应用于90nm及其更小尺寸的工艺制造。由于低/超低介电常数介电材料是在传统介质材料(SiO₂)中掺杂C等元素形成多孔结构，其力学、机械性能将会明显降低。这使得在等离子刻蚀形成介电层沟槽的工艺过程中，沟槽壁的表面较为粗糙，进而导致铜互连线边缘粗糙度很高(Line Edge Roughness)；以及在铜金属的化学机械抛光工艺过程中，由于低/超低介电常数介质层支撑性较弱，铜导线的顶角处更容易被磨损。因此铜-低/超低介电常数介质层的界面属于薄弱区域。当工艺制程发展至22nm技术及以下时，由于超低介电常数的金属间介质层性能引起的结构弱化现象会越来越严重，也是工艺中继续解决的难题。

发明内容

为了解决上述现有技术存在的TDDB问题，本发明旨在提供一种集成结构的制备方法以及由此得到的铜互连线与介质材料集成结构。

本发明提供一种集成结构的制备方法，包括以下步骤：S1，在半导体衬底上，沉积一层高分子聚合物，在高分子聚合物的表面形成一层光刻板；S2，通过等离子刻蚀高分子聚合物形成聚合物沟槽，并去除光刻板；S3，在聚合物沟槽的壁面覆盖一层金属阻挡层；S4，在聚合物沟槽中填充沉积铜金属以形成铜互连线结构；S5，通过等离子刻蚀将铜金属之间的高分子聚合物全部清除，在铜金属之间形成金属沟槽；S6，在金属沟槽中填充沉积介质材料；S7，在介质材料和铜互连线结构上沉积绝缘材料，形成覆盖层。优选地，该高分子聚合物是机械性能良好的聚合材料，其在形成沟槽以及沉积铜金属后容易被清除。

金属阻挡层是TaN层。

所述步骤S4包括在沉积铜金属后进行铜金属的化学机械抛光使其表面平整。

所述介质材料为低介电常数的SiCOH。

所述步骤S6包括在沉积介质材料后进行介质材料的化学机械抛光使其表面平整。

所述绝缘材料为高介电常数的SiN。

本发明还提供根据上述的制备方法得到的铜互连线与介质材料集成结构。

相对于在介质材料沟槽中填充铜金属的现有技术，本发明在聚合物沟槽中填充铜金属，借助于高分子聚合物本身具有的良好机械性能，使得沟槽的表面平滑，在形成沟槽的刻蚀过程中能够降低刻蚀引起的沟槽壁的损伤，即避免了直接对介质材料进行刻蚀(形成沟槽)所引起的沟槽表面缺陷。而且，由于高分子聚合物具有较强的支撑性能，铜金属形成的铜互连线结构的顶部得到更好的支撑就不容易被磨损。总之，根据本发明的集成结构的制备方法，采用大马士革工艺，能够有效地提高铜互连线与介质材料集成结构的界面结构性能，改善铜互连线边缘粗糙性、以及化学机械抛光引起的铜导线磨损。

附图说明

图1是根据本发明的一个优选实施例的铜互连线-低k介质材料集成结构的制备方法的工艺流程图。

具体实施方式