[发明专利]小数分频电路及采用该电路的接口时钟分频电路

权利要求书

1.一种小数分频电路，其中所述小数分频电路的分频因子包括整数部分ARR和小数部分，其中所述小数分频电路的输出频率f_cko为：

f_cko＝f_cki/(ARR+(FRACT/2ⁿ))，

其中f_cki为输入频率，FRACT为小数部分乘以2ⁿ以后的整数舍入值，并且n为正整数，其中该小数分频电路包括：

重载计数器，其被配置为计数到ARR时使重载计数器的计数值递增计数器重载值并且触发n+1位的运算单元进行加法运算，其中在运算单元的运算结果的最高位为1时，计数器重载值为0，并且在运算单元的运算结果的最高位为0时，计数器重载值为1；

运算单元，其被配置为执行加法运算，其中所述加法运算的第一输入ALU_I1是上次加法运算结果的低n位，并且第二输入ALU_I2是n位的小数部分FRACT；以及

波形整形电路，其被配置为在重载计数器的计数值溢出时翻转以产生输出信号。

2.根据权利要求1所述的小数分频电路，其中n＝6。

3.一种接口时钟分频电路，具有：

根据权利要求1至2之一所述的小数分频电路，其被配置为根据输入信号生成主时钟信号；

位时钟产生模块，其被配置为根据主时钟信号和通道长度生成位时钟信号；以及

字选择时钟产生模块，其被配置为根据位时钟信号和通道长度生成字选择时钟信号。

4.根据权利要求3所述的电路，其中在通道长度为16时，位时钟信号为主时钟信号的8分频；和/或

其中在通道长度为32时，位时钟信号为主时钟信号的4分频。

5.根据权利要求3所述的电路，其中在通道长度为16时，字选择时钟信号为位时钟信号的16分频；和/或

在通道长度为32时，字选择时钟信号为位时钟信号的32分频。

6.根据权利要求3所述的电路，其中位时钟产生模块还被配置为在主时钟信号未使能时输出位时钟产生模块的输出信号。

7.根据权利要求3所述的电路，其中在所期望的采样频率为f_s且主时钟信号使能时，根据下列公式计算ARR和FRACT的数值：

ARR＝[f_cki/(f_s*256)]；

FRACT＝round({f_cki/(f_s*256)-[f_cki/(f_s*256)]}*64)；和/或

其中在所期望的采样频率为f_s且主时钟信号未使能且通道长度为32时，根据下列公式计算ARR和FRACT的数值：

ARR＝[f_cki/(fs*64)]；

FRACT＝round({f_cki/(f_s*64)-[f_cki/(f_s*64)]}*64)；和/或

其中在所期望的采样频率为f_s且主时钟信号未使能且通道长度为16时，根据下列公式计算ARR和FRACT的数值：

ARR＝[f_cki/(f_s*32)]；

FRACT＝round({f_cki/(f_s*32)-[f_cki/(f_s*32)]}*64)。