[发明专利]一种DVI解串系统，方法，设备及存储介质

权利要求书

1.一种DVI解串系统，其特征在于，包括：时钟差分转单端单元，信号差分转单端单元，可调延时单元，PLL单元以及DDR单元；

时钟差分转单端单元通过PLL单元与DDR单元连接；

时钟差分转单端单元用于接收时钟信号，将接收的时钟信号进行转换成单端时钟信号，传送给PLL单元；PLL单元对单端时钟信号进行倍频处理，得到倍频时钟信号，传送给DDR单元；

信号差分转单端单元通过可调延时单元与DDR单元连接；

信号差分转单端单元用于接收差分信号，将差分信号转为单端信号，传送给可调延时单元；

可调延时单元用于调整时钟信号与数据信号间的相位关系，保证时钟位于数据的正中位置，再将调整后的数据信号传送至DDR单元；

DDR单元基于倍频时钟信号和调整后的数据信号进行解串处理，并输出。

2.根据权利要求1所述的DVI解串系统，其特征在于，

信号差分转单端单元包括：单端信号处理电路；

单端信号处理电路包括：电阻R1，电阻R2，电阻R3，电阻R4，电阻R5，电阻R6，电阻R7，电阻R8，运放器U1，电容C1，电容C2以及电容C3；

电阻R1第一端和电阻R2第一端分别接单端信号处理电路输入端；电阻R1第二端分别与电阻R5第一端，电容C1第一端以及电容C2第一端连接；

电阻R2第二端分别与电阻R5第二端，电容C1第二端以及电容C3第一端连接；电容C2第二端与电阻R3第一端连接；电容C3第二端与电阻R4第一端连接；

电阻R3第二端分别与电阻R7第一端和运放器U1一脚连接；电阻R4第二端分别与运放器U1二脚和电阻R6第一端连接；电阻R6第二端接电源；运放器U1三脚接地，运放器U1四脚接电源；电阻R7第二端分别与运放器U1五脚，电阻R8第一端，单端信号处理电路输出端连接；电阻R8第二端接地；

电阻R1，电阻R2以及电阻R5用于限流，电阻R6和电阻R7调节单端信号的增益幅度；电容C2和电阻R3起到滤波作用；电容C3和电阻R4起到滤波作用；电阻R8起到了滤波作用。

3.根据权利要求1或2所述的DVI解串系统，其特征在于，

包括多个信号差分转单端单元，多个可调延时单元以及多个DDR单元；

每个信号差分转单端单元提供标准的DVI接口；

信号差分转单端单元，可调延时单元以及DDR单元之间配置10bit解码并行数据通信方式，完成DVI的解串工作，得到可用的并行数据。

4.根据权利要求1或2所述的DVI解串系统，其特征在于，

PLL单元用于对TXC时钟信号进行5倍频，产生TXC_5x信号，以供DDR单元使用。

5.根据权利要求4所述的DVI解串系统，其特征在于，

DDR单元信号用于配合PLL单元产生的5倍频时钟，利用DDR数据翻倍的特性，产生10倍于基准时钟的数据，并得到解串后的10bit数据流。

6.根据权利要求1或2所述的DVI解串系统，其特征在于，

可调延时单元连接有延时触发电路；

延时触发电路包括：电阻R11，电阻R12，电阻R13，电阻R14，电阻R15，三极管Q1以及三极管Q2；

三极管Q1基极与延时触发电路输入端连接；

三极管Q1集电极分别与电阻R11第二端和电阻R13第一端连接；电阻R11第一端和电阻R12第一端分别接电源；电阻R12第二端和三极管Q2集电极分别接延时触发电路输出端；电阻R13第二端和电阻R15第一端分别接三极管Q2基极，三极管Q2发射极和三极管Q1发射极分别通过电阻R14接地；电阻R15第二端接地。

7.根据权利要求6所述的DVI解串系统，其特征在于，

时钟差分转单端单元还与延时触发电路连接，向延时触发电路发出时钟信号启动触发信号，使延时触发电路触发可调延时单元，可调延时单元基于当前时钟差分转单端单元接收时钟信号，调整时钟信号与数据信号间的相位关系，保证时钟位于数据的正中位置。