[发明专利]用于具有累加的收缩点积的指令和逻辑

说明书

本申请公开了用于具有累加的收缩点积的指令和逻辑。本文所描述的实施例提供了一种指令和相关联逻辑，以使GPGPU程序代码能够访问专用硬件逻辑从而加速点积运算。一个实施例提供了一种图形处理单元，所述图形处理单元包括用于取出指令以便执行的取出单元以及用于将所述指令解码成经解码指令的解码单元。所述经解码指令是用于使所述图形处理单元执行并行点积运算的矩阵指令。所述GPGPU还包括用于使用多个收缩层来跨一个或多个SIMD通道执行所述经解码指令的收缩点积单元，其中，为了执行所述经解码指令，在第一收缩层处计算的点积将被输出到第二收缩层，其中，每个收缩层包括一组或多组互连的乘法器与加法器，每组乘法器与加法器用于生成点积。

背景技术

神经网络可以被建模为在非循环图中连接的神经元集合。神经网络可以接收输入(单个向量)并通过一系列隐藏层对其进行变换。每个隐藏层由一组神经元组成，其中，每个神经元完全连接到前一层中的所有神经元，并且其中，单个层中的神经元完全独立地起作用并且不共享任何连接。卷积神经网络(CNN)类似于标准神经网络。每个神经元接收一些输入、执行点积、并且可选地非线性地跟随所述点积。然而，CNN被明确定制成用于处理输入图像数据。基于原始图像数据输入，网络输出输入数据的分类分数。

被配置用于执行神经网络处理的并行数据处理系统可以包括图形处理器，所述图形处理器可以被配置用于对图形数据执行指定操作，诸如例如，线性插值、曲面细分、光栅化、纹理映射、深度测试等。部分图形处理器可以被制成是可编程的，使得这种处理器能够支持广泛的操作以处理顶点和片段数据。可以利用图形处理器内的完全可编程执行单元来执行各种并行处理操作。然而，为了最大化吞吐量，图形处理器可以使用专门的固定功能逻辑单元来执行一些操作。

附图说明

为了能够详细理解本发明的特征，可以通过参照实施例来对本发明进行更具体的描述，其中一些实施例在附图中展示。然而，要注意的是，附图仅展示了典型的实施例，并且因此不被认为是对全部实施例的范围的限制。

图1是根据实施例的处理系统的框图；

图2是根据实施例的处理器的框图；

图3是根据实施例的图形处理器的框图；

图4是根据一些实施例的图形处理器的图形处理引擎的框图；

图5是根据本文所描述的一些实施例的图形处理器核的硬件逻辑的框图；

图6A至图6B展示了根据本文所描述的实施例的包括在图形处理器核中所采用的处理元件阵列的线程执行逻辑；

图7是框图，展示了根据一些实施例的图形处理器指令格式；

图8是根据另一个实施例的图形处理器的框图。

图9A至图9B展示了根据一些实施例的图形处理器命令格式和命令序列；

图10展示了根据一些实施例的数据处理系统的示例性图形软件架构；

图11A是框图，展示了根据实施例的IP核开发系统；

图11B展示了根据本文所描述的一些实施例的集成电路封装体组件的截面侧视图；

图12是框图，展示了根据实施例的示例性芯片上系统集成电路；

图13A至图13B是框图，展示了根据本文所描述的实施例的用于在SoC内使用的示例性图形处理器；

图14A至图14B展示了根据本文所描述的实施例的附加示例性图形处理器逻辑；

图15是根据实施例的数据处理系统的框图；

图16展示了根据实施例的由指令流水线执行的矩阵运算；

图17A至图17B展示了根据一些实施例的基于硬件的点积逻辑的细节；