[发明专利]一种3D NAND存储器件的制造方法有效
| 申请号: | 201910203959.8 | 申请日: | 2019-03-18 |
| 公开(公告)号: | CN109920792B | 公开(公告)日: | 2020-06-30 |
| 发明(设计)人: | 汤召辉 | 申请(专利权)人: | 长江存储科技有限责任公司 |
| 主分类号: | H01L27/11517 | 分类号: | H01L27/11517;H01L27/11551;H01L27/11563;H01L27/11578 |
| 代理公司: | 北京集佳知识产权代理有限公司 11227 | 代理人: | 党丽;王宝筠 |
| 地址: | 430074 湖北省武汉市洪山区东*** | 国省代码: | 湖北;42 |
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| 摘要: | |||
| 搜索关键词: | 一种 nand 存储 器件 制造 方法 | ||
1.一种3D NAND存储器件的制造方法,其特征在于,包括:
提供衬底,所述衬底中形成有阱区,所述衬底上形成有绝缘层与牺牲层交替层叠的堆叠层,所述堆叠层包括核心存储区以及台阶区,所述台阶区形成有台阶结构,所述核心存储区中形成有存储单元串,所述台阶区形成有贯通至衬底的伪沟道孔,所述堆叠层上覆盖有介质层;
在所述台阶区的介质层上形成介质材料的隔离层;
在所述核心存储区以及台阶区形成贯通至衬底的栅线缝隙,并利用所述栅线缝隙将所述堆叠层中的牺牲层替换为栅极层;
进行栅线缝隙的填充以及平坦化工艺,以在栅线缝隙中形成阱区上的共源接触,所述平坦化工艺以所述核心存储区的介质层为停止层。
2.根据权利要求1所述的制造方法,其特征在于,所述进行栅线缝隙的填充以及平坦化工艺,以在栅线缝隙中形成阱区上的共源接触,所述平坦化工艺以所述核心存储区的介质层为停止层,包括:
形成填充部分深度的所述栅线缝隙的第一导电层;
进行第二导电层的沉积,以在栅线缝隙中以及介质层、隔离层上形成第二导电层;
以所述核心存储区的介质层为停止层,进行平坦化工艺,以在栅线缝隙中形成阱区上的共源接触,所述共源接触包括所述第一导电层和其上的第二导电层。
3.根据权利要求2所述的制造方法,其特征在于,所述形成填充部分深度的所述栅线缝隙的第一导电层,包括:
进行第一导电层的沉积;
进行所述第一导电层的回刻,以在部分深度的所述栅线缝隙中形成第一导电层。
4.根据权利要求2所述的制造方法,其特征在于,所述第一导电层的材料包括多晶硅,所述第二导电层的材料包括钨。
5.根据权利要求1-4中任一项所述的制造方法,其特征在于,所述台阶结构的形成方法包括:
利用第一掩膜版,在所述台阶区以及核心存储区的堆叠层上覆盖光刻胶层,并进行所述堆叠层的刻蚀,刻蚀厚度为一个台阶厚度;
进行多次台阶工艺,直至形成台阶结构,所述台阶工艺包括:进行所述光刻胶层的修剪以及进行所述台阶区的堆叠层的刻蚀,刻蚀厚度为一个台阶厚度。
6.根据权利要求5所述的制造方法,其特征在于,所述介质层包括填充所述台阶区的第一介质层以及覆盖所述核心存储区以及所述第一介质层的第二介质层,所述第一介质层的形成方法包括:
进行第一介质层的沉积;
利用第二掩膜版,进行光刻及刻蚀工艺,去除所述核心存储区上部分厚度的第一介质层;
进行第一介质层的平坦化工艺,以仅在所述台阶结构上形成填充所述台阶区的第一介质层。
7.根据权利要求6所述的制造方法,其特征在于,所述在所述台阶区的介质层上形成介质材料的隔离层,包括:
进行介质材料的沉积;
利用所述第一掩膜版,进行光刻以及刻蚀工艺,去除所述台阶区和核心存储区之外的所述介质材料;以及,
利用所述第二掩膜版,进行光刻以及刻蚀工艺,去除所述核心存储区上的所述介质材料,以在所述台阶区的介质层上形成介质材料的隔离层。
8.根据权利要求6所述的制造方法,其特征在于,所述第一介质层、第二介质层和所述隔离层为氧化硅。
9.根据权利要求1所述的制造方法,其特征在于,所述栅极层包括钨。
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H01L27-02 .包括有专门适用于整流、振荡、放大或切换的半导体组件并且至少有一个电位跃变势垒或者表面势垒的;包括至少有一个跃变势垒或者表面势垒的无源集成电路单元的
H01L27-14 . 包括有对红外辐射、光、较短波长的电磁辐射或者微粒子辐射并且专门适用于把这样的辐射能转换为电能的,或适用于通过这样的辐射控制电能的半导体组件的
H01L27-15 .包括专门适用于光发射并且包括至少有一个电位跃变势垒或者表面势垒的半导体组件
H01L27-16 .包括含有或不含有不同材料结点的热电元件的;包括有热磁组件的





