[发明专利]具有混合解码方案的存储器系统及其操作方法

说明书

本发明公开一种执行混合解码方案的存储器控制器、解码器和方法。根据码字的不满足校验(USC)计数是否小于阈值，使用位翻转(BF)解码器或最小和(MS)解码器来执行码字的初始迭代解码。对于该初始迭代，当USC计数小于阈值时使用BF解码器，并且当USC计数大于或等于阈值时使用MS解码器。当最初使用BF解码器执行解码码字时，持续使用BF解码器解码，直到满足第一组条件或码字被成功解码。当使用MS解码器执行码字的解码时，持续使用MS解码器解码，直到满足第二组条件。

相关申请的交叉引用

本申请要求于2018年3月16日提交的申请号为62/643,982的美国临时申请的权益，该申请的全部内容通过引用并入本文。

技术领域

本公开的实施例涉及一种能够执行混合解码方案的存储器系统及其部件，以及操作这种存储器系统的方法。

背景技术

计算机环境范例已经变为可在任何时间和任何地点使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本电脑的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置、即数据存储装置的存储器系统。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。

使用存储器装置的数据存储装置因不具有移动部件而提供优良的稳定性、耐用性、高信息存取速度以及低功耗。具有这种优点的数据存储装置的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。

SSD可包括闪速存储器部件和控制器，该控制器包括将闪速存储器部件桥接到SSD输入/输出(I/O)接口的电子器件。SSD控制器可包括可以执行诸如固件的功能部件的嵌入式处理器。SSD功能部件通常是装置特定的，并且在大多数情况下可被更新。

两种主要类型的闪速存储器以NAND和NOR逻辑门命名。单独的闪速存储器单元展现出与其相应门的内部特性类似的内部特性。NAND型闪速存储器可以通常比整个存储器空间小得多的块(或页面)来写入和读取。NOR型闪存允许将单个机器字(字节)写入擦除位置或进行独立地读取。NAND型闪速存储器主要在存储卡、USB闪存驱动器、固态驱动器(SSD)和类似产品中操作以用于数据的一般存储和传输。

例如NAND型的闪速存储器可应用各种错误校正码中的任何一种来校正数据中的错误。一种这样的错误校正码是低密度奇偶校验码(LDPC)，其是用于恢复数据中相对大量的错误的先进错误码。

位翻转(BF)解码器可用于解码LDPC码字。在片上系统(SoC)架构上，BF解码器提供更高的吞吐量并消耗相对少的功率。然而，BF解码器的校正能力有限，并且其性能具有错误平层。相对于BF解码器，最小和(MS)解码器具有更高的校正能力，并且可用于BF解码器未能解码的码字。然而，在SoC架构上，MS解码器具有较低的吞吐量并需要更多的功率。

而且，与NAND闪存的寿命的中期到末期以及寿命的末期相比，BF解码器在NAND闪存的寿命开始时是有用的，在NAND闪存的寿命开始时NAND闪存的错误少得多。

在这种背景下，提出了本发明的实施例。

发明内容

本发明的各方面包括存储器控制器和解码器。在一个方面，存储器控制器包括：第一解码器，被配置成当码字的不满足校验(USC)计数小于阈值时执行码字的解码；第二解码器，被配置成当码字的USC计数大于或等于阈值时执行码字的解码。当使用第一解码器执行码字的解码时，持续使用第一解码器解码，直到满足第一组条件或者码字被成功解码，并且当使用第二解码器执行码字的解码时，持续使用第二解码器解码，直到满足第二组条件。

第一解码器优选地是位翻转(BF)解码器，第二解码器优选地是最小和(MS)解码器。