[发明专利]动态比较器及电子设备

权利要求书

1.一种动态比较器，其特征在于，包括：

时钟信号模块，用于产生第一时钟信号CLK1、第二时钟信号CLK2与第三时钟信号CLKn1，其中，所述第二时钟信号CLK2由第一时钟信号CLK1延迟生成；所述第三时钟信号CLKn1由第一时钟信号CLK1反相处理而成；

正反馈通道，其分别连接预放大器与正反馈锁存器，当所述第三时钟信号CLKn1为低电平时，提升连接在所述预放大器与正反馈锁存器之间的两个节点电压Tp和Tn之间的电压差；

当第一时钟信号CLK1与第二时钟信号CLK2为低电平时，所述节点电压Tp和Tn被上拉到电源电压进入到复位状态而输出高电平，经反相处理得到为低电平Ip和In反馈控制所述预放大器；

当所述第一时钟信号CLK1为高电平时，所述第二时钟信号CLK2仍为低电平，所述预放大器处于工作状态放大输入信号输出有电压差的节点电压Tp和Tn，而当所述第二时钟信号CLK2变为高电平时，节点电压Tp和Tn之间的电压差使得所述正反馈锁存器进入锁存状态，完成比较工作输出电压信号Dp和Dn。

2.根据权利要求1所述的动态比较器，其特征在于，所述预放大器包括输入单元、第一下拉开关管、与门和同或门，所述输入单元分别连接输入信号，所述同或门两个输入端连接所述正反馈锁存器输出的电压信号Ip与In，所述同或门输出端与第一时钟信号CLK1连接与门的输入端，所述与门的输出端连接第一下拉开关管的栅极，所述第一下拉开关管的漏极连接输入单元；其中，当所述时钟信号CLK1为低电平时，第一下拉开关管关断；所述时钟信号CLK1为高电平时，所述第一下拉开关管导通，输入单元处于饱和状态，直到锁存器输出的电压信号Ip与In一个为高电平另一个为低电平时，利用同或门关闭第一下拉开关管。

3.根据权利要求2所述的动态比较器，其特征在于，所述输入单元包括第一输入NMOS管M1与第二输入NMOS管M2，所述第一输入NMOS管M1与第二输入NMOS管M2的源极连接第一下拉开关管，所述第一输入NMOS管M1的栅极连接第一输入信号Vip，所述第二输入NMOS管M2的栅极连接第二输入信号Vin；所述第一输入NMOS管M1与第二输入NMOS管M2的漏极对应连接正反馈锁存器。

4.根据权利要求1所述的动态比较器，其特征在于，所述正反馈锁存器包括锁存器、上拉开关管、第二下拉开关管与反相单元，所述上拉开关管接收第一时钟信号CLK1控制，所述第二下拉开关管接收第二时钟信号CLK2控制；当比较器处于复位状态，所述第一时钟信号CLK1与第二时钟信号CLK2为低电平时，所述上拉开关管导通，第二下拉开关管关断，使得锁存器输出的节点电压Tp、Tn为高电平，经反相单元一次反相处理得到为低电平的电压信号Ip与In，以及对所述电压信号Ip与In两次反向处理得到高电平的电压信号Dp与Dn；当比较器处于锁存状态时，所述第一时钟信号CLK1为高电平，第二时钟信号CLK2为低电平，所述上拉开关管关断，所述第二下拉开关管暂时关断直到第二时钟信号CLK2延迟后由低变为高电平，所述锁存器进入锁存状态，比较器完成比较。

5.根据权利要求4所述的动态比较器，其特征在于，所述锁存器包括第一锁存NMOS管M4、第二锁存NMOS管M5、第一锁存PMOS管M7与第二锁存PMOS管M8，所述第一锁存NMOS管M4的栅极分别与第一锁存PMOS管M7的栅极、第二锁存PMOS管M8的漏极和第二锁存NMOS管M5的漏极连接，第二锁存NMOS管M5的栅极分别与第二锁存PMOS管M8的栅极、第一锁存PMOS管M7的漏极和第一锁存NMOS管M4的漏极连接，第一锁存NMOS管M4的源极、第二锁存NMOS管M5的源极共同连接第二下拉开关管，所述第一锁存PMOS管M7和第二锁存PMOS管M8的源极分别连接电源。

6.根据权利要求4所述的动态比较器，其特征在于，所述上拉开关管为上拉PMOS管，包括第一上拉PMOS管M6与第二上拉PMOS管M9，所述第一上拉PMOS管M6与第二上拉PMOS管M9的源极连接电源VDD，所述第一上拉PMOS管M6与第二上拉PMOS管M9的栅极连接第一时钟信号CLK1，所述第一上拉PMOS管M6与第二上拉PMOS管M9的漏极对应连接锁存器。