[发明专利]制作半导体结构的方法在审
| 申请号： | 201910085896.0 | 申请日： | 2019-01-29 |
| 公开（公告）号： | CN110504170A | 公开（公告）日： | 2019-11-26 |
| 发明（设计）人： | 张正伟;林钰庭;洪敏修;赵翊翔;林高峰;黄鸿仪 | 申请（专利权）人： | 台湾积体电路制造股份有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336 |
| 代理公司： | 72003 隆天知识产权代理有限公司 | 代理人： | 黄艳<国际申请>=<国际公布>=<进入国 |
| 地址： | 中国台*** | 国省代码： | 中国台湾;TW |
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| 摘要： | |||
| 搜索关键词： | 化学气相沉积 制程 氢气流 源极/漏极区 绝缘结构 栅极结构 沉积氮化钛层 半导体结构 钛硅化物层 反应腔室 沉积 基板 制作 | ||
本公开实施例关于制作半导体结构的方法。方法包括提供具有栅极结构、栅极结构上的绝缘结构、以及源极/漏极区的基板。以第一化学气相沉积制程沉积钛硅化物层于源极/漏极区上。第一化学气相沉积制程包括第一氢气流。方法亦包括以第二化学气相沉积制程沉积氮化钛层于绝缘结构上。第二化学气相沉积制程包括第二氢气流。第一化学气相沉积制程与第二化学气相沉积制程在单一的反应腔室中进行，且第一氢气流的流速大于第二氢气流的流速。
技术领域
本发明实施例关于钛硅化物层与氮化钛层的沉积方法与相关参数。
背景技术
半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展，使每一代的集成电路均比前一代的集成电路具有更小且更复杂的电路。在集成电路演进中，功能密度(如单位芯片面积的内连线装置数目)通常随着几何尺寸(如制作制程所能产生的最小构件或线路)缩小而增加。制程的尺寸缩小一般有利于增加产能并降低相关成本。
发明内容
本发明一实施例提供制作半导体结构的方法，其包括提供具有栅极结构、栅极结构上的绝缘结构、以及源极/漏极区的基板。以第一化学气相沉积制程沉积钛硅化物层于源极/漏极区上。第一化学气相沉积制程包括第一氢气流。方法亦包括以第二化学气相沉积制程沉积氮化钛层于绝缘结构上。第二化学气相沉积制程包括第二氢气流。第一化学气相沉积制程与第二化学气相沉积制程在单一的反应腔室中进行，且第一氢气流的流速大于第二氢气流的流速。
附图说明
图1A是一些实施例中，例示性半导体结构的等角图。
图1B是图1A所示的半导体结构中，例示性晶体管区的俯视图。
图2至图7是一些实施例中，每一系列制程步骤之后的部分制作的鳍状场效晶体管的剖视图。
图8是一些实施例中，图7中圈选的源极/漏极区的部分的放大剖视图。
图9是一些实施例中，合并的鳍状结构的剖视图。
图10是一些实施例中，例示性制作方法的流程图。
附图标记说明：
HF、HG、HL、913 高度
L 栅极长度
LS 长度
W、912 宽度
100 半导体结构
102、904 基板
104、902、902’ 鳍状物
106 隔离结构
108、117 栅极结构
110、901 源极/漏极区
110D 漏极区
110S 源极区
111 间隔物层
112 通道区
113 轻掺杂漏极区
114、118、910 上表面
115 栅极介电层
116 偏离间隔物
118 虚线
119、119’、122 钛层
120 硬遮罩
121、907 钛硅化物层
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
