[发明专利]集成电路及其多芯片状态的检测方法

说明书

一种集成电路及其多芯片状态的检测方法被提出。集成电路包括至少一芯片。至少一芯片具有堆叠状态接脚以及忙碌接脚。至少一芯片依据堆叠状态接脚的电压状态以对忙碌接脚施加一偏压电压。至少一芯片并检测忙碌接脚上的指示电压，并依据忙碌接脚上的指示电压以判断出该至少一芯片是否为多个。

技术领域

本发明是涉及一种集成电路，尤其涉及一种集成电路及其多芯片状态的检测方法。

背景技术

在封装技术的越发先进，以及制程微缩的困难度越来越高的情况之下，若要追求高密度存储空间以及多芯片堆叠合封的封装技术变成是另一种较低成本的选择。然而堆叠的芯片中为了能够让每个独立的芯片都能够识别到自身在堆叠中所处位置，因此通常必须多出多个接脚，通过将这些接脚依照每个芯片的位置接到不同的电压电平，藉以识别每个芯片所处的位置。然而若每个芯片的这些接脚都要分别连接至正确电压电平，所需要的金属导线的材料花费也是一项成本。因此，在低成本需求的状况底下，有可能只选择连接部分的接脚至单一特定电平，而节省其余部分接脚对应的导线的经费。

在上述的结构下，现有技术中，第一层的芯片所对应的堆叠状态接脚为浮接的状态。如此，第一层的芯片将无法获知所属的集成电路是否仅具有单一芯片，或其为多个相互堆叠的芯片的其中之一。在此情况下，第一层的芯片无法对其中的存储区块进行有效的编址，发生操作上的困难。

发明内容

本发明提供一种集成电路及其多芯片状态的检测方法，可有效检测出集成电路中所包括的芯片是否为多个。

本发明的集成电路包括至少一芯片。至少一芯片具有堆叠状态接脚以及忙碌接脚。至少一芯片依据堆叠状态接脚的电压状态以对忙碌接脚施加一偏压电压。至少一芯片并检测忙碌接脚上的指示电压，依据忙碌接脚上的指示电压以判断出该至少一芯片是否为多个。

本发明的多芯片状态的检测方法包括：在至少一芯片中设置堆叠状态接脚以及忙碌接脚，并使依据堆叠状态接脚的电压状态以对忙碌接脚施加偏压电压；使至少一芯片检测忙碌接脚上的指示电压，并依据忙碌接脚上的指示电压以判断出至少一芯片是否为多个。

基于上述，本发明的集成电路使至少一芯片依据其堆叠状态接脚的电压状态，来提供偏压电压到至少一芯片的忙碌接脚上。并且，通过检测忙碌接脚上的指示电压，可获知集成电路中所包括的芯片为一个或多个，并执行相对应的动作。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

附图说明

图1示出本发明一实施例的集成电路的示意图。

图2示出本发明另一实施例的集成电路的示意图。

图3示出本发明再一实施例的集成电路的示意图。

图4示出本发明实施例的集成电路的实施细节的示意图。

图5示出本发明实施例的偏压产生电路的实施方式的示意图。

图6示出本发明实施例的多芯片状态的检测动作的波形图。

图7示出本发明实施例的多芯片状态的检测方法的流程图。

【符号说明】

100、200、300、400：集成电路

IC0、IC1、IC2、IC3：芯片

410：第一芯片

420：第二芯片

A00、A01、A10、A11、A20、A21、A30、A31：子接脚

B0、B1、B2、B3：忙碌接脚

W1～W7：导线

VCCQ：参考电压