[发明专利]具有非对称应变源极/漏极结构的半导体元件其制作方法

说明书

本发明公开一种具有非对称应变源极/漏极结构的半导体元件其制作方法，其中该半导体元件包含：一基底，具有一上表面；一第一区域，位于该基底中；一第二区域，位于该基底中，并与该第一区域间隔开；一通道区域，介于该第一区域与该第二区域之间；一栅极结构，位于该通道区域上；m个差排，位于该第一区域内，其中m为大于或等于1的整数；以及n个差排，位于该第二区域内，其中n为大于或等于0的整数，又其中m大于n。

技术领域

本发明涉及半导体制作工艺技术领域，特别是涉及一种具有非对称(asymmetric)应变(strained)源极/漏极结构的场效晶体管其制作方法。

背景技术

已知，随着半导体元件尺寸的不断缩小，为顾及元件性能，常导致在设计时需要有所取舍，例如，在驱动电流(drive current)与接面漏电(junction leakage)两者之间的取舍。举例来说，在场效晶体管(FET)元件中，源极侧特性是较小的逼近度由于较高的应力而能产生较高的驱动电流，漏极侧特性是较小的逼近度则会导致较高的接面漏电。

此外，诸如场效晶体管元件的半导体元件通常使用垂直注入制作工艺来建构基底中掺杂区域。这使得元件通常在基底中具有对称的源极/漏极(S/D)结构。因此，如何同时优化驱动电流和接面漏电这两种特性已是一项设计上的挑战。

发明内容

本发明提供了一种改良的半导体结构及其制作方法，可以同时优化场效晶体管元件的驱动电流和接面漏电这两种特性，提升元件效能。

本发明一方面提供一种形成半导体结构的方法。首先提供一基底，包含一上表面、一栅极结构，设于该上表面、间隙壁，设于该栅极结构的侧壁上、一第一区域(例如，源极区域)，位于该基底中，以及一第二区域(例如，漏极区域)，位于该基底中。干蚀刻该第一区域及该第二区域，分别形成一第一沟槽及一第二沟槽。再遮盖该第二区域。然后经由该第一沟槽湿蚀刻该第一区域，以形成一增宽的第一沟槽。再于该增宽的第一沟槽中及该第二沟槽中形成一应力诱发层。

根据本发明另一实施例，形成半导体结构的方法包括：提供一基底，包含一上表面、一栅极结构，设于该上表面、间隙壁，设于该栅极结构的侧壁上、一第一区域，位于该基底中，以及一第二区域，位于该基底中；遮盖该第二区域，并且非晶化该第一区域，如此于该第一区域内形成一非晶层；在该基底上沉积一应力层，其中该应力层顺形的覆盖该栅极结构、该间隙壁、该第一区域及该第二区域；以及再结晶该非晶层，如此于该第一区域内形成一差排。

本发明另一方面提供一种半导体结构，包含：一基底，具有一上表面；一第一区域，位于该基底中；一第二区域，位于该基底中，并与该第一区域间隔开；一通道区域，介于该第一区域与该第二区域之间；一栅极结构，位于该通道区域上；m个差排，位于该第一区域内，其中m为大于或等于1的整数；以及n个差排，位于该第二区域内，其中n为大于或等于0的整数，又其中m大于n。

为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。

附图说明

图1至图4为本发明一实施例所绘示的一种PMOS晶体管结构的制作方法剖面示意图；

图5至图11为本发明另一实施例所绘示的一种NMOS晶体管结构的制作方法剖面示意图；

图12至图13为本发明又另一实施例所绘示的一种NMOS晶体管结构的制作方法剖面示意图；

图14及图15为本发明其他实施例NMOS晶体管结构的不同变化的示意图；

图16至图21为本发明又另一实施例所绘示的一种NMOS晶体管结构的制作方法剖面示意图。

主要元件符号说明

1 PMOS晶体管结构