[发明专利]具有跨越漏极选择电极线的三维存储器器件及其制造方法

说明书

绝缘层和间隔物材料层的交替堆叠在衬底上方形成。所述间隔物材料层形成为导电层或者被所述导电层替换。在所述交替堆叠上方形成绝缘帽盖层。在穿过所述交替堆叠和所述绝缘帽盖层中的每一层形成存储器堆叠结构之后，形成跨越一对相邻的所述存储器堆叠行的线状沟槽。所述线状沟槽的侧壁包括所述一对相邻的所述存储器堆叠结构行内的每个存储器堆叠结构的侧壁。在所述线状沟槽内形成漏极选择栅极电介质和漏极选择电极线。所述漏极选择电极线控制电流通过所述漏极区下方的每个存储器堆叠结构内的竖直半导体沟道的上部部分的流动，以激活或去激活所述相邻的行。

相关申请

本申请要求2017年8月24日提交的美国非临时申请序列号15/685,254的优先权的权益，前述申请的全部内容以引用方式并入本文。

技术领域

本公开整体涉及半导体器件领域，并且具体地讲，涉及采用跨越相邻的存储器堆叠结构行的漏极选择电极线的三维存储器器件及其制造方法。

背景技术

每个单元具有一个位的三维竖直NAND串在T.Endoh等人的标题为“Novel UltraHigh Density Memory With A Stacked-Surrounding Gate Transistor(S-SGT)Structured Cell”，IEDM Proc.(2001)33-36的文章中公开。

发明内容

根据本公开的一个方面，提供了三维存储器器件，其包括：绝缘层和导电层的交替堆叠，该绝缘层和导电层的交替堆叠定位在衬底上方；绝缘帽盖层，该绝缘帽盖层覆盖该交替堆叠；存储器堆叠结构，该存储器堆叠结构排列成沿第一水平方向横向延伸并且延伸穿过该交替堆叠和绝缘帽盖层中的每一层的行，其中存储器堆叠结构中的每一个均包括存储器膜以及由该存储器膜横向围绕的竖直半导体沟道；线状沟槽，该线状沟槽跨越一对相邻的存储器堆叠结构行并且沿第一水平方向延伸，其中线状沟槽的侧壁包括在这对相邻的存储器堆叠结构行内的每个存储器堆叠结构的侧壁；以及漏极选择电极线，该漏极选择电极线定位在线状沟槽内。

根据本公开的另一方面，本发明提供了一种形成三维存储器器件的方法。在衬底上方形成绝缘层和间隔物材料层的交替堆叠，使得该间隔物材料层形成为导电层或者被该导电层替换。在该交替堆叠上方形成绝缘帽盖层。形成延伸穿过该交替堆叠和绝缘帽盖层中的每一层的存储器堆叠结构，其中存储器堆叠结构中的每一个均包括存储器膜和由该存储器膜横向围绕的竖直半导体沟道，并且其中存储器堆叠结构排列成沿第一水平方向横向延伸的行。形成跨越一对相邻的存储器堆叠结构行并且沿第一水平方向延伸的线状沟槽，其中线状沟槽的侧壁包括在这对相邻的存储器堆叠结构行内的每个存储器堆叠结构的侧壁。在线状沟槽内形成漏极选择电极线。

附图说明

图1是根据本公开的实施方案的在形成至少一个外围器件、半导体材料层以及栅极介电层之后的示例性结构的示意性竖直剖面图。

图2是根据本公开的实施方案的在形成绝缘层和牺牲材料层的交替堆叠之后的示例性结构的示意性竖直剖面图。

图3是根据本公开的实施方案的在形成阶梯式平台和后向阶梯式介电材料部分之后的示例性结构的示意性竖直剖面图。

图4A是根据本公开的实施方案的在形成存储器开口和支撑开口之后的示例性结构的示意性竖直剖面图。

图4B是图4A的示例性结构的俯视图。竖直平面A-A'是图4A的剖面的平面。

图5A至图5H是根据本公开的实施方案的直到沉积第二半导体沟道层的处理步骤的示例性结构内的存储器开口的顺序示意性竖直剖面图。

图6A是根据本公开的实施方案的在形成存储器堆叠结构和支撑柱结构之后的示例性结构的示意性竖直剖视图。

图6B是图6A的示例性结构的俯视图。竖直平面A-A'是图6A的剖面的平面。