[发明专利]垂直晶体管自对准触点工艺形成的嵌入式底部金属触点

说明书

实施例涉及用于具有嵌入式底部金属触点的垂直场效应晶体管(VFET)的方法和所得结构。在衬底的掺杂区域上形成半导体鳍片。使与半导体鳍片相邻的掺杂区域的一部分凹陷，并且在凹陷部分上形成嵌入式触点。选择导电轨道的材料使得嵌入式触点的导电率高于掺杂区域的导电率。

背景技术

本发明一般涉及用于半导体器件的制造方法和所得结构。更具体地，本发明涉及垂直场效应晶体管(VFET)的自对准(SAC)工艺形成的嵌入式底部金属触点。

在当代半导体器件制造工艺中，在单个晶片上制造大量半导体器件，例如场效应晶体管(FET)。一些非平面晶体管架构，例如VFET，采用可以在有源区域外接触的半导体鳍片和侧栅极，导致器件密度增加，并且与横向器件相比性能提高。在VFET中，漏极电流源在垂直于衬底主表面的方向上流动。例如，在已知的VFET配置中，主衬底表面是水平的，并且垂直鳍片或纳米线从衬底表面向上延伸。鳍或纳米线形成晶体管的沟道区。源区和漏区与沟道区的顶端和底端电接触，而栅极设置在鳍或纳米线侧壁中的一个或多个上。

发明内容

本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底的掺杂区域上形成半导体鳍片。使与半导体鳍片相邻的掺杂区域的一部分凹陷，并且在凹陷部分上形成嵌入式触点。选择嵌入式触点的材料，使得嵌入式触点的导电率高于掺杂区域的导电率。

本发明的实施例涉及一种用于制造半导体器件的方法。该方法的非限制性示例包括在衬底的掺杂区域上形成半导体鳍片。在半导体鳍片的沟道区域上形成导电栅极。使与半导体鳍片相邻的掺杂区域的一部分凹陷，并且在凹陷部分上形成导电轨道。在导电轨道和导电栅极之间形成介电层。在导电轨道的表面上形成第一导电触点，在半导体鳍的表面上形成第二导电触点。选择导电轨道的材料使得嵌入式触点的导电率高于掺杂区域的导电率。

本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括在衬底上形成的半导体鳍片。沿着半导体鳍片的三个侧面的、在掺杂区域的凹陷部分上形成的嵌入式底部触点。选择嵌入式底部触点的材料，使得嵌入式底部触点的导电率高于掺杂区域的导电率。

本发明的实施例涉及半导体器件。半导体器件的非限制性示例包括：在衬底上形成的半导体鳍片；在半导体鳍片的沟道区域上形成的导电栅极；在导电栅极和掺杂区域之间形成底部间隔物；在掺杂区域的凹陷部分上形成的导电轨道；并且在导电轨道和导电栅极之间形成的介电层；在导电轨道的表面上形成第一导电触点；在半导体鳍的表面上形成第二导电触点；选择导电轨道的材料，使得导电轨道的导电率高于掺杂区域的导电率。

本发明的实施例涉及一种用于操作半导体器件的方法。该方法的非限制性示例包括提供半导体器件。该器件包括在衬底的底部掺杂区域上形成的半导体鳍片。在半导体鳍片的沟道区域上形成的导电栅极。在半导体鳍片的表面上形成的顶部掺杂区域，在顶部掺杂区域的表面上形成顶部源极/漏极触点。在掺杂区域的凹陷部分上形成导电轨道，在导电轨道的表面上形成底部S/D触点。电流从顶部S/D触点通过导电轨道的一部分传递到底部S/D触点。

通过本发明的技术实现了其他技术特征和益处。本文详细描述了本发明的实施例和各个方面，并且其被认为是所要求保护的主题的一部分。为了更好地理解，请参考详细的说明书和附图。

附图说明

在说明书结论的权利要求中特别指出并清楚地要求保护本文所述专有权的细节。通过以下结合附图的详细描述，本发明的实施例的前述和其他特征和优点将变得显而易见，其中：

图1描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图2描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图3描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；

图4描述了根据本发明的一个或多个实施例的处理操作之后的半导体结构的截面图；