[发明专利]一种标准单元布局和用于创建标准单元布局的半导体器件加工方法

说明书

描述了一种用于创建垂直全环栅标准单元的布局的系统和方法。环绕在硅衬底上形成的两个垂直纳米线片布置金属栅极。在所述两个垂直纳米线片之间在所述金属栅极上形成栅极触点。将栅极延伸金属(GEM)布置在所述金属栅极上方至少所述栅极触点上。在所述GEM上的某个位置处形成栅极通孔，在所述位置处可使用局部互连层来布线栅极连接。布置局部金属层被以用于连接局部路线和电源连接。

背景技术

相关技术的描述

随着半导体制造方法的进步和片上几何尺寸的减小，半导体芯片提供更多功能性和性能，同时消耗更少的空间。虽然已经取得了许多进步，但是现代技术在处理和集成电路设计方面仍然存在设计问题，这限制了潜在的益处。例如，电容耦合、电迁移、泄漏电流和处理良率是一些问题，这些问题会影响器件的布置以及信号在半导体芯片的整个裸片上的布线。另外，随着晶体管尺寸的减小，短沟道效应增加。除漏电流之外，短沟道效应的其他实例是闩锁效应、漏致势垒降低(DIBL)、穿通、对温度的性能依赖性、碰撞电离，以及硅衬底和用于源极区域和漏极区域的阱的寄生电容。因此，这些问题有可能延迟设计的完成并且影响上市时间。

为了缩短半导体芯片的设计周期，在可能的情况下，用自动化替换手动全定制设计。设计人员以高级描述语言(诸如Verilog、VHDL等)提供对功能单元或复杂栅极的描述。综合工具接收逻辑描述并且提供逻辑网表。逻辑网表由布局与布线(PNR)工具使用以提供物理布局。布局与布线工具使用单元布局库以提供物理布局。

单元布局库包括多个标准单元布局以用于提供由半导体芯片使用的各种功能。在一些情况下，手动地创建标准单元布局。因此，手动地创建经修改的每个新的标准单元布局或每个原始的标准单元布局。在其他情况下，调整由布局与布线工具使用的规则以使单元创建自动化。然而，自动化方法有时无法满足涉及性能、功耗、信号完整性、方法良率、本地和外部信号布线两者(包括内部交叉耦合连接、与其他单元匹配的高度和宽度单元尺寸、引脚访问)、电源轨设计等的规则中的每一个。因此，设计人员手动地创建这些单元，以针对多个特性获得更好的结果，或者重写布局与布线工具的规则。

当使用非平面器件(晶体管)时，尝试使用布局与布线工具自动布局的上述方法变得更加复杂。非平面晶体管是在半导体处理中用于减少短沟道效应的最新进展。三栅极晶体管、鳍式场效应晶体管(FET)和全环栅(GAA)晶体管是非平面晶体管的示例。布局工具和规则是为平面器件而不是相对新近的非平面器件设置的。

鉴于以上内容，期望用于创建垂直全环栅标准单元的布局的有效方法和系统。

附图说明

通过结合附图参考以下描述，可以更好地理解本文所述的方法和机制的上述优点，在附图中：

图1是用于加工垂直全环栅标准单元的布局的顶视图的一般化图。

图2是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图3是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图4是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图5是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图6是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图7是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图8是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图9是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图10是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。

图11是用于加工垂直全环栅标准单元的布局的另一个顶视图的一般化图。