[发明专利]用于操作神经网络的设备及方法

说明书

本发明包含用于操作神经网络的设备及方法。实例性设备包含多个神经网络，其中所述多个神经网络经配置以接收特定数据部分，且其中所述多个神经网络中的每一者经配置以在特定时间周期期间对所述特定数据部分进行操作以做出关于所述特定数据部分的特性的确定。

技术领域

本发明一般来说涉及存储器装置，且更特定来说，涉及操作神经网络。

背景技术

存储器装置通常提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器可需要电力以维持其数据(例如，主机数据、错误数据等)且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)及闸流管随机存取存储器(TRAM)以及其它。非易失性存储器在不被供电时可通过存留所存储数据而提供永久数据，且可包含NAND快闪存储器、NOR快闪存储器及电阻可变存储器(例如相变随机存取存储器(PCRAM))、电阻式随机存取存储器(RRAM)及磁阻式随机存取存储器(MRAM)(例如自旋扭矩转移随机存取存储器(STT RAM))以及其它。

电子系统通常包含若干个处理资源(例如，一或多个处理器)，所述处理资源可检索并执行指令且将所执行指令的结果存储到适合位置。处理器可包括(举例来说)可用于通过对数据(例如，一或多个操作数)执行操作而执行指令的若干个功能单元，例如算术逻辑单元(ALU)电路、浮动点单元(FPU)电路及组合逻辑块。如本文中所使用，操作可为(举例来说)布林(Boolean)操作，例如AND、OR、NOT、NOT、NAND、NOR及XOR及/或其它操作(例如，反转、移位、算术、统计以及许多其它可能操作)。举例来说，功能单元电路可用于经由若干个操作而对操作数执行算术操作，例如加法、减法、乘法及除法。

在将指令提供到功能单元电路以供执行时，可涉及电子系统中的若干个组件。举例来说，所述指令可由处理资源(例如控制器及/或主机处理器)执行。数据(例如，将对其执行指令的操作数)可存储于可由功能单元电路存取的存储器阵列中。可从存储器阵列检索指令及/或数据，并在功能单元电路开始对数据执行指令之前对指令及/或数据进行定序及/或缓冲。此外，由于可在一个或多个时钟循环中通过功能单元电路执行不同类型的操作，因此还可对指令及/或数据的中间结果进行定序及/或缓冲。用以在一或多个时钟循环中完成操作的序列可称为操作循环。完成操作循环所消耗的时间花费在计算设备及/或系统的处理及计算性能以及电力消耗方面。

在许多实例中，处理资源(例如，处理器及相关联功能单元电路)可在存储器阵列外部，且经由处理资源与存储器阵列之间的总线而存取数据以执行一组指令。可在存储器中处理(PIM)装置中改善处理性能，其中可在存储器内部及/或附近(例如，直接在与存储器阵列相同的芯片上)实施处理及/或逻辑资源。存储器中处理(PIM)装置可通过减少及消除外部通信而节省时间且还可节约

附图说明

图1A是根据本发明的若干个实施例的呈包含存储器装置的电子系统的形式的设备的框图。

图1B是根据本发明的若干个实施例的呈包含存储器装置的电子系统的形式的设备的另一框图，所述存储器装置具有位于在阵列的库区段本地的数据路径中的共享输入/输出(I/O)线。

图2是图解说明根据本发明的若干个实施例的神经网络的示意图。

图3是图解说明根据本发明的若干个实施例的存储器装置的感测电路的示意图，所述感测电路包含计算组件。

图4是图解说明根据本发明的若干个实施例的用于位于阵列的数据路径中的多个共享I/O线的电路的示意图。

图5是图解说明根据本发明的若干个实施例的存储器装置的控制器的实例的框图。

图6是图解说明根据本发明的若干个实施例的存储器装置的感测电路的示意图。