[实用新型]存储设备有效
| 申请号： | 201821837627.2 | 申请日： | 2018-11-08 |
| 公开（公告）号： | CN209149823U | 公开（公告）日： | 2019-07-23 |
| 发明（设计）人： | A·K·特里帕希;A·弗玛;A·格罗弗;D·K·比哈尼;T·罗伊;T·阿格拉瓦尔 | 申请（专利权）人： | 意法半导体国际有限公司 |
| 主分类号： | G11C16/12 | 分类号： | G11C16/12;G11C16/32 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华;张昊 |
| 地址： | 荷兰阿*** | 国省代码： | 荷兰;NL |
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| 摘要： | |||
| 搜索关键词： | 反相器 主锁存器 耦合 使能 输出 传送门晶体管 主从触发器 测试开关 存储设备 存储电路 电路布局 直接耦合 低输出 高输出 晶体管 输入处 复位 上拉 主锁 传送 | ||
1.一种存储设备，其特征在于，包括：
主从触发器存储电路，包括：
主锁存器，包括：
第一反相器，耦合至所述主锁存器的输入；
第二反相器，具有耦合至所述第一反相器的输出的输入，并且具有耦合至所述主锁存器的输出的输出；和
第三反相器，具有耦合至所述第二反相器的输出的输入，并且具有耦合至所述第二反相器的输入的输出；以及
从锁存器，耦合至所述主锁存器。
2.根据权利要求1所述的设备，其特征在于，所述第一反相器包括：
第一晶体管，具有直接耦合至所述主锁存器的输入的栅极以及直接耦合至高电压线的第一端子；以及
第二晶体管，具有直接耦合至所述主锁存器的输入的栅极、直接耦合至低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子。
3.根据权利要求1所述的设备，其特征在于，所述第一反相器是通过低时钟信号而时钟使能的。
4.根据权利要求3所述的设备，其特征在于，所述第一反相器包括：
第一晶体管，具有直接耦合至所述主锁存器的输入的栅极以及直接耦合至高电压线的第一端子；
第二晶体管，具有直接耦合至所述主锁存器的输入的栅极、直接耦合至低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子；以及
第三晶体管，具有耦合至时钟输入的栅极、直接耦合至所述主锁存器的输入的第一端子以及耦合至所述低电压线的第二端子。
5.根据权利要求1所述的设备，其特征在于，所述第三反相器是通过低时钟信号而时钟使能的。
6.根据权利要求5所述的设备，其特征在于，所述第二反相器是通过高复位信号而复位使能的。
7.根据权利要求1所述的设备，其特征在于，所述第二反相器是复位使能的。
8.根据权利要求1所述的设备，其特征在于，所述从锁存器包括：
第一反相器，具有耦合至所述从锁存器的输入的输入；
第二反相器，具有耦合至所述从锁存器的第一反相器的输出的输入，并且具有耦合至所述从锁存器的输出的输出；以及
第三反相器，具有耦合至所述从锁存器的第一反相器的输出的输入，并且具有耦合至所述从锁存器的第一反相器的输入的输出。
9.一种存储设备，其特征在于，包括：
主从触发器，包括：
主锁存器，包括：
数据输入；
时钟输入；
高电压线；
低电压线；
第一晶体管，具有直接耦合至所述数据输入的栅极以及直接耦合至所述高电压线的第一端子；
第二晶体管，具有直接耦合至所述数据输入的栅极、直接耦合至所述低电压线的第一端子以及耦合至所述第一晶体管的第二端子的第二端子；以及
第三晶体管，具有直接耦合至所述时钟输入的栅极、直接耦合至所述数据输入的第一端子以及耦合至所述低电压线的第二端子。
10.根据权利要求9所述的设备，其特征在于，所述第一晶体管和所述第二晶体管形成第一反相器。
11.根据权利要求9所述的设备，其特征在于，还包括：
第四晶体管，具有直接耦合至所述第二晶体管的第二端子的栅极以及直接耦合至所述高电压线的第一端子；以及
第五晶体管，具有直接耦合至所述第二晶体管的第二端子的栅极、耦合至所述低电压线的第一端子以及直接耦合至所述第四晶体管的第二端子的第二端子。
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